欢迎访问ic37.com |
会员登录 免费注册
发布采购

A1225DXV-VQC 参数 Datasheet PDF下载

A1225DXV-VQC图片预览
型号: A1225DXV-VQC
PDF下载: 下载PDF文件 查看货源
内容描述: 集成系列FPGA : 1200XL和3200DX家庭 [Integrator Series FPGAs: 1200XL and 3200DX Families]
分类和应用:
文件页数/大小: 84 页 / 3116 K
品牌: ACTEL [ Actel Corporation ]
 浏览型号A1225DXV-VQC的Datasheet PDF文件第43页浏览型号A1225DXV-VQC的Datasheet PDF文件第44页浏览型号A1225DXV-VQC的Datasheet PDF文件第45页浏览型号A1225DXV-VQC的Datasheet PDF文件第46页浏览型号A1225DXV-VQC的Datasheet PDF文件第48页浏览型号A1225DXV-VQC的Datasheet PDF文件第49页浏览型号A1225DXV-VQC的Datasheet PDF文件第50页浏览型号A1225DXV-VQC的Datasheet PDF文件第51页  
Integrator Series FPGAs: 1200XL and 3200DX Families  
A32200DX Timing Characteristics  
(Worst-Case Commercial Conditions V  
= 4.75 V, T = 70°C)  
J
CC  
3.3V ‘Std’  
Speed  
‘–3 Speed  
‘–2 Speed  
‘–1’ Speed  
‘Std’ Speed  
‘–F’ Speed  
Parameter  
Description  
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units  
Logic Module Propagation Delays  
Combinatorial Functions  
t
t
Internal Array Module Delay  
Internal Decode Module Delay  
2.0  
2.5  
2.4  
2.9  
2.7  
3.3  
3.2  
3.9  
4.5  
5.6  
3.7  
4.5  
ns  
ns  
PD  
PDD  
Predicted Module Routing Delays  
tRD1  
tRD2  
tRD3  
tRD4  
tRD5  
tRDD  
FO=1 Routing Delay  
FO=2 Routing Delay  
FO=3 Routing Delay  
FO=4 Routing Delay  
FO=8 Routing Delay  
Decode-to-Output Routing Delay  
1.1  
1.7  
2.1  
2.6  
4.5  
0.6  
1.35  
2.0  
1.5  
2.2  
2.8  
3.4  
6.0  
0.8  
1.8  
2.6  
3.3  
4.0  
7.0  
0.9  
2.6  
3.7  
4.7  
5.7  
10.0  
1.3  
2.1  
3.0  
3.8  
4.7  
8.2  
1.0  
ns  
ns  
ns  
ns  
ns  
ns  
2.4  
3.0  
5.3  
0.67  
Sequential Timing Characteristics  
tCO  
Flip-Flop Clock-to-Output  
2.3  
2.0  
2.7  
2.4  
3.1  
2.7  
3.6  
3.2  
5.1  
4.5  
4.2  
3.7  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
tGO  
Latch Gate-to-Output  
tSU  
Flip-Flop (Latch) Set-Up Time  
Flip-Flop (Latch) Hold Time  
Flip-Flop (Latch) Reset to Output  
Flip-Flop (Latch) Enable Set-Up  
Flip-Flop (Latch) Enable Hold  
0.3  
0.0  
0.35  
0.0  
0.4  
0.0  
0.47  
0.0  
0.7  
0.0  
0.55  
0.0  
tH  
tRO  
2.3  
2.7  
3.1  
3.6  
5.1  
4.2  
tSUENA  
tHENA  
tWCLKA  
0.6  
0.0  
0.75  
0.0  
0.9  
0.0  
1.0  
0.0  
1.4  
0.0  
1.17  
0.0  
Flip-Flop (Latch) Clock Active  
Pulse Width  
3.1  
4.1  
3.7  
4.9  
4.2  
5.5  
4.9  
6.5  
7.0  
9.2  
5.7  
7.6  
ns  
ns  
tWASYN  
Flip-Flop (Latch) Asynchronous Pulse  
Width  
Discontinued – v3.0  
47  
 复制成功!