FEDL2240DIGEST-02
OKI半导体
ML2240系列
引脚说明
80引脚塑料TQFP
针
1-3, 5, 66-68,
73-80
符号
TYPE
描述
数据引脚连接外部存储。
数据被输入时的
净资产收益率
引脚为"L"水平。从外部输入数据
不被接受的时候
净资产收益率
引脚为"H"水平。该RD14 - RD8销
不从外部接受输入数据时的
字节
引脚为"L"
的水平。
外部连接的存储时，数据引脚
字节
管脚为“H”的
的水平。
该数据被输入时的
净资产收益率
引脚输出为"L"水平。当
净资产收益率
管脚输出是在"H"水平，从外部输入的数据不被接受。
该引脚变成了一个地址A- 1输出引脚时，该设备是在字节
模式。的地址时，输出
RCS
引脚为"L"水平。当
该
RCS
引脚为"H"水平，此引脚处于高阻抗状态。
外部连接的存储器的字/字节的开关销。
当
字节
引脚= “ L”电平：字节模式
当
字节
针= “H”级：字模式
地址引脚外部连接的内存。
当
RCS
引脚= “H” ：高阻
连接到晶体或陶瓷振荡器。
包含约1 MΩ之间的这种XT引脚和反馈电阻
XT
引脚（引脚27 ） 。
当使用外部时钟，输入从这个引脚的时钟。
连接到晶体或陶瓷振荡器。
当使用外部时钟时，保持这个引脚开路。
当“ L”电平输入到该引脚，所述装置被复位到初始状态。
振荡停止， AOUT输出变为“ GND ”的水平。
CPU接口写信号。
当
CS
引脚为“ H”电平，则
WR
信号不能被输入到
装置。
CPU接口读出信号。
为并行输入接口，每个信道的状态的信号被输出
从D0 - D7引脚时，
RD
引脚为"L"水平。为串行
输入接口，每个信道的状态信号是从输出
D5 / D0引脚。该引脚有一个上拉电阻内置。
CPU接口的片选引脚。
当
CS
引脚为“ H”电平，则
WR ，
和
RD
信号不能输入到
该设备。
CPU接口的数据总线引脚的并行输入接口成为
数据输入引脚时，
WR
为“L ”电平。
他们成为通道状态输出引脚串行输入接口。
这些引脚也成为通道状态输出引脚时，
RD
为“L ”
的水平。
RD14-RD0
I
6
RD15/A-1
I / O
7
8-20, 22-24,
28-30, 32-35
25
字节
RA22-RA0
I
O
XT
I
27
36
37
XT
RESET
WR
O
I
I
38
RD
I
39
CS
D3/STA3
D2/STA2
D1/STA1
D0/STA0
I
41-44
I / O
4/24
OKI [ OKI ELECTRONIC COMPONETS ]
