ESMT
M13S64164A (2Y)
PIN CONFIGURATION (TOP VIEW)
(TSOPII 66L, 400milX875mil Body, 0.65mm Pin Pitch)
BALL CONFIGURATION (TOP VIEW)
(BGA60, 8mmX13mmX1.2mm Body, 0.8mm Ball Pitch)
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
NC
1
VSS
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
2
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
NC
1
2
3
7
8
9
3
VDD
DQ0
VDDQ
VSSQ
DQ15
VSS
A
B
C
D
E
F
4
5
6
VSSQ
DQ14 VDDQ DQ13
DQ12 VSSQ DQ11
DQ2
DQ4
DQ6
DQ1
DQ3
7
8
VDDQ
VSSQ
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
DQ10 VDDQ
DQ9
DQ5
DQ7
LDQS VDDQ
DQ8
VSSQ
VSS
UDQS
VDDQ
LDQS
NC
VSSQ
UDQS
NC
VREF
LDM
WE
VDD
CAS
NC
UDM
CLK
VDD
VREF
VSS
G
H
J
CLK
NC
LDM
WE
UDM
CLK
CLK
CKE
NC
CS
BA0
A10/AP
A1
NC
A11
A8
CKE
A9
RAS
BA1
CAS
RAS
CS
NC
NC
BA0
BA1
A10/AP
A0
A11
K
L
A0
A2
A7
A9
A8
A6
A5
A7
A1
A6
A2
A5
M
A4
VDD
A3
VSS
A3
A4
VDD
VSS
Pin Description
Pin Name
Function
Pin Name
Function
Address inputs
- Row address A0~A11
- Column address A0~A7
A10/AP: AUTO Precharge
DM is an input mask signal for write data.
LDM corresponds to the data on DQ0~DQ7;
UDM correspond to the data on DQ8~DQ15.
A0~A11,
BA0, BA1
LDM, UDM
BA0, BA1: Bank selects (4 Banks)
DQ0~DQ15 Data-in/Data-out
Clock input
CLK, CLK
CKE
Row address strobe
Column address strobe
Write enable
Clock enable
RAS
CAS
Chip select
CS
VDDQ
VSSQ
VREF
Supply Voltage for DQ
Ground for DQ
WE
VSS
Ground
VDD
Power
Reference Voltage for SSTL_2
Bi-directional Data Strobe.
LDQS, UDQS
NC
No connection
LDQS corresponds to the data on DQ0~DQ7;
UDQS correspond to the data on DQ8~DQ15.
Elite Semiconductor Memory Technology Inc.
Publication Date : Apr. 2012
Revision : 1.0
3/49
ESMT [ ELITE SEMICONDUCTOR MEMORY TECHNOLOGY INC. ]
