ESMT
M13S128168A
Functional Block Diagram
CLK
Clock
Generator
CLK
Bank D
Bank C
Bank B
CKE
Row
Address
Address
Buffer
&
Refresh
Counter
Mode Register &
Extended Mode
Register
Bank A
Sense Amplifier
Column Decoder
DM
Column
Address
Buffer
&
Refresh
Counter
CS
RAS
CAS
WE
Data Control Circuit
DQ
CLK, CLK
DLL
DQS
DQS
Pin Arrangement
x16
x16
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
N C
1
66
65
64
63
62
61
60
59
58
57
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
N C
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66 PIN TSOP(II)
(400mil x 875mil)
(0.65 mm PIN PITCH)
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
VDDQ
LDQS
N C
VSSQ
UDQS
N C
VDD
N C
VREF
VSS
UDM
CLK
CLK
CKE
N C
LDM
WE
CAS
RAS
CS
N C
N C
BA0
A11
BA1
A9
A10/AP
A0
A8
A7
A1
A6
A2
A5
A3
A4
VDD
VSS
Elite Semiconductor Memory Technology Inc.
Publication Date : Dec. 2008
Revision : 2.2 2/49
ESMT [ ELITE SEMICONDUCTOR MEMORY TECHNOLOGY INC. ]
