EBE82AF4A1RA
Block Diagram
RODT1
RCKE1
/RCS3
RODT1
RCKE1
/RCS3
RODT0
RCKE0
/RCS1
RODT0
RCKE0
/RCS1
/RCS2
/RCS2
/RCS0
/RCS0
RS
RS
RS
RS
DQS0
/DQS0
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS9
/DQS9
RS
RS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
4
4
4
4
4
4
4
4
4
4
DQ0 to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
D0
D1
D36
D37
D38
D39
D44
D18
D19
D20
D21
D26
D54
D55
D56
D57
D62
DQ4 to DQ7
D9
D45
D46
D47
D48
D53
D27
D28
D29
D30
D35
D63
D64
D65
D66
D71
DM
DM
DM
DM
DM
DM
DM
DM
RS
RS
RS
RS
RS
RS
DQS1
/DQS1
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS10
/DQS10
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
DQ8 to DQ11
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
D10
DQ12 to DQ15
DM
DM
DM
DM
DM
DM
DM
DM
RS
RS
RS
RS
RS
RS
DQS2
/DQS2
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS11
/DQS11
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
DQ16 to DQ19
DQ0 D2
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0 D11
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ20 to DQ23
DM
DM
DM
DM
DM
DM
DM
DM
RS
RS
RS
RS
RS
RS
DQS3
/DQS3
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS12
/DQS12
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
D3
D8
D12
D17
DQ24 to DQ27
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ28 to DQ31
DM
DM
DM
DM
DM
DM
DM
DM
RS
RS
RS
RS
RS
RS
DQS8
/DQS8
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS17
/DQS17
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
CB0 to CB3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
CB4 to CB7
DM
DM
DM
DM
DM
DM
DM
DM
RODT1
RCKE1
/RCS3
RODT1
RCKE1
/RCS3
RODT0
RCKE0
/RCS1
RODT0
RCKE0
/RCS1
/RCS2
/RCS2
/RCS0
/RCS0
RS
RS
RS
RS
RS
RS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS13
/DQS13
DQS4
/DQS4
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
4
4
4
4
4
4
4
4
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ36 to DQ39
DQ32 to DQ35
D4
D5
D40
D41
D42
D43
D22
D23
D24
D25
D58
D59
D60
D61
D13
D14
D49
D50
D51
D52
D31
D32
D33
D34
D67
D68
D69
D70
DM
DM
DM
DM
DM
DM
DM
DM
RS
RS
RS
RS
RS
RS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS14
/DQS14
DQS5
/DQS5
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ44 to DQ47
DQ40 to DQ43
DM
DM
DM
DM
DM
DM
DM
DM
RS
RS
RS
RS
RS
RS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS15
/DQS15
DQS6
/DQS6
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
DQ0 D6
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0 D15
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ52 to DQ55
DQ48 to DQ51
DM
DM
DM
DM
DM
DM
DM
DM
RS
RS
RS
RS
RS
RS
DQS
DQS
DQS
DQS
DQS16
/DQS16
DQS
DQS
DQS
DQS
DQS7
/DQS7
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
/DQS
D7
D16
DQ0
DQ0
to DQ3
DM
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ0
to DQ3
DQ60 to DQ63
DQ56 to DQ59
to DQ3
DM
DM
DM
DM
DM
DM
DM
R
R
Serial PD
S
2
3
/CS0, /CS2*
/RCS0 -> /CS: SDRAMs D0 to D17
/RCS2 -> /CS: SDRAMs D18 to D35
D0 to D71: 1G bits DDR2 SDRAM
U0: 2k bits EEPROM
RS: 22Ω
PLL: CU2A877
Register: SSTUB32868H
SCL
SDA
SCL
SDA
S
U0
/RCS1 -> /CS: SDRAMs D36 to D53
/RCS3 -> /CS: SDRAMs D54 to D71
/CS1, /CS3*
A1 A2
WP A0
R
S
R
S
R
S
R
S
R
S
R
S
R
E
G
I
S
T
E
R
BA0 to BA2
A0 to A13
/RAS
RBA0 to RBA2 -> BA0 to BA2: SDRAMs D0 to D71
RA0 to RA13 -> A0 to A13: SDRAMs D0 to D71
/RRAS -> /RAS: SDRAMs D0 to D71
SA0 SA1 SA2
P
L
L
PCK0 to PCK6, PCK8, PCK9 -> CK: SDRAMs D0 to D71
/PCK0 to /PCK6, /PCK8, /PCK9 -> /CK: SDRAMs D0 to D71
CK0
/CK0
VDDSPD
VDD
Serial PD
D0 to D71
D0 to D71
D0 to D71
/CAS
/RCAS -> /CAS: SDRAMs D0 to D71
CKE0
RCKE0 -> CKE: SDRAMs D0 to D17, D36 to D53
RCKE1 -> CKE: SDRAMs D18 to D35, D54 to D71
/RWE -> /WE: SDRAMs D0 to D71
PCK7 -> CK: register
/PCK7 -> /CK: register
VREF
VSS
/RESET
OE
CKE1
R
S
/WE
R
S
/ODT0
/ODT1
RODT0 -> ODT: SDRAMs D0 to D17
R
S
Signals for Address and Command Parity Function
RODT1 -> ODT: SDRAMs D18 to D35
3
/RST
3
/RESET*
PCK7*
/PCK7
*
VDD
VDD
C1
C2
VSS
VSS
C1
C2
Register2
Register1
3
0Ω
PPO1
PPO2
PAR_IN1 /PTYERR1
PAR_IN2 /PTYERR2
PAR_IN1
PAR_IN2
/Err_Out
Notes:
Par_In
100kΩ
1. DQ wiring may be changed within a nibble.
2. /CS0 connects to /DCS0, /CS1 to /DCS1 on register1,
/CS2 connects to /DCS0, /CS3 to /DCS1 on register2.
/CS1 connects to /CSR on register1 and /DCS on register2.
3. /RESET, PCK7 and /PCK7 connect to all registers.
Other signals connect to one of two registers.
Register1 share a part of address/command input signal set.
Register2 share the other part of address/command input signal set.
0
Ω resistor on /Err_Out is not populated for non-parity card.
Preliminary Data Sheet E1166E10 (Ver. 1.0)
8
ELPIDA [ ELPIDA MEMORY ]
