EBE41AF4A1QB
Block Diagram
VSS
/RCS1
/RCS0
RS
RS
RS
DQS9
/DQS9
DQS0
RS
/DQS0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
RS
4
RS
4
DQ0 to DQ3
DQ4 to DQ7
DQ0
D0
D9
D18
to DQ3
to DQ3
D27
to DQ3
to DQ3
RS
RS
RS
RS
DQS10
/DQS10
DQS1
/DQS1
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
RS
4
RS
4
DQ8 to DQ11
DQ12 to DQ15
DQ0
D1
D28
to DQ3
to DQ3
D19
D10
to DQ3
to DQ3
RS
RS
RS
DQS2
DQS11
/DQS11
RS
/DQS2
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
RS
RS
4
DQ16 to DQ19
DQ20 to DQ23
D2
D20
to DQ3
to DQ3
to DQ3
to DQ3
D29
D11
RS
RS
RS
RS
DQS12
/DQS12
DQS3
/DQS3
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM CS DQS /DQS
DQ0
4
RS
RS
4
DQ24 to DQ27
DQ28 to DQ31
to DQ3
D3
to DQ3
D21
D12
D30
to DQ3
to DQ3
RS
RS
RS
DQS8
DQS17
/DQS17
RS
/DQS8
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
4
RS
RS
4
CB0 to CB3
CB4 to CB7
DQ0
D17
to DQ3
D8
D26
to DQ3
to DQ3 D17
D35
to DQ3
/RCS1
/RCS0
RS
RS
RS
RS
DQS4
DQS13
/DQS13
/DQS4
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
RS
4
RS
4
DQ32 to DQ35
DQ36 to DQ39
D22
to DQ3
D31
to DQ3
D4
D13
to DQ3
to DQ3
RS
RS
RS
RS
DQS14
/DQS14
DQS5
/DQS5
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
RS
4
RS
4
DQ40 to DQ43
DQ44 to DQ47
D5
to DQ3
to DQ3
D23
D14
D32
to DQ3
to DQ3
RS
RS
RS
RS
DQS6
DQS15
/DQS15
/DQS6
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
RS
RS
4
DQ48 to DQ51
DQ0
to DQ3 D24
DQ52 to DQ55
D6
to DQ3
D15
D33
to DQ3
to DQ3
RS
RS
RS
RS
DQS7
DQS16
/DQS16
/DQS7
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
4
RS
RS
4
DQ56 to DQ59
DQ0
to DQ3 D7
DQ60 to DQ63
DQ0
to DQ3 D16
to DQ3
D25
D34
to DQ3
Serial PD
SCL
R
R
R
R
R
R
R
R
S
S
S
S
S
S
S
S
2
2
/CS0*
/RCS0 -> /CS: SDRAMs D0 to D17
D0 to D35: 1G bits DDR2 SDRAM chip
U0: 2k bits EEPROM
RS: 22Ω
PLL: CUA877
Register: SSTUB32869
SCL
SDA
SDA
/CS1*
/RCS1 -> /CS: SDRAMs D18 to D35
RBA0 to RBA2 -> BA0 to BA2: SDRAMs D0 to D35
RA0 to RA13 -> A0 to A13: SDRAMs D0 to D35
/RRAS -> /RAS: SDRAMs D0 to D35
/RCAS -> /CAS: SDRAMs D0 to D35
RCKE0 -> CKE: SDRAMs D0 to D17
RCKE1 -> CKE: SDRAMs D18 to D35
/RWE -> /WE: SDRAMs D0 to D35
U0
R
BA0 to BA2
A0 to A13
/RAS
E
G
I
S
T
E
R
A1 A2
WP A0
SA0 SA1 SA2
/CAS
P
L
L
PCK0 to PCK6, PCK8, PCK9 -> CK: SDRAMs D0 to D35
/PCK0 to /PCK6, /PCK8, /PCK9 -> /CK: SDRAMs D0 to D35
CK0
/CK0
VDDSPD
VDD
Serial PD
D0 to D35
D0 to D35
D0 to D35
CKE0
CKE1
PCK7 -> CK: register
/PCK7 -> /CK: register
R
S
VREF
VSS
/RESET
OE
/WE
R
S
/ODT0
/ODT1
RODT0 -> ODT: SDRAMs D0 to D17
R
S
RODT1 -> ODT: SDRAMs D18 to D35
3
/RST
3
/RESET*
PCK7*
/PCK7
*
Signals for Address and Command Parity Function
3
VDD
VDD
C1
C2
VSS
VSS
C1
C2
Register2
Register1
Notes:
0Ω
1. DQ wiring may be changed within a nibble.
PPO1
PPO2
PAR_IN1 /PTYERR1
PAR_IN2 /PTYERR2
PAR_IN1
PAR_IN2
/Err_Out
Par_In
100kΩ
2. /CS0 connects to /DCS on register1 and /CSR on register2.
/CS1 connects to /CSR on register1 and /DCS on register2.
3. /RESET, PCK7 and /PCK7 connect to all registers.
Other signals connect to one of two registers.
Register1 share a part of address/command input signal set.
Register2 share the other part of address/command input signal set.
0Ω resistor on /Err_Out is not populated for non-parity card.
Preliminary Data Sheet E1246E10 (Ver. 1.0)
8
ELPIDA [ ELPIDA MEMORY ]
