EBE11FD8AHFT, EBE11FD8AHFE, EBE11FD8AHFL
Block Diagram
/CS1
/CS0
/DQS0
DQS0
/DQS4
DQS4
DQS13
DQS9
DM/
RDQS
DM/
RDQS
DM/
RDQS
DM/
RDQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
NU/
NU/
NU/
NU/
/RDQS
/RDQS
D0
D9
D4
D13
/RDQS
/RDQS
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ32 to DQ39
DQ0 to DQ7
/DQS1
DQS1
/DQS5
DQS5
DQS14
DQS10
DM/
RDQS
DM/
RDQS
DM/
RDQS
DM/
RDQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
NU/
NU/
NU/
NU/
/RDQS
/RDQS
D1
D10
D5
D14
/RDQS
/RDQS
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ40 to DQ47
DQ0
to DQ7
DQ0
to DQ7
DQ8 to DQ15
/DQS2
DQS2
/DQS6
DQS6
DQS15
DQS11
DM/
RDQS
DM/
RDQS
DM/
RDQS
DM/
RDQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
NU/
NU/
NU/
NU/
/RDQS
/RDQS
D2
D11
/RDQS
/RDQS
D6
D15
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ48 to DQ55
DQ16 to DQ23
/DQS3
DQS3
/DQS7
DQS7
DQS16
DQS12
DM/
RDQS
DM/
RDQS
DM/
RDQS
DM/
RDQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
/CS DQS /DQS
NU/
NU/
NU/
NU/
/RDQS
/RDQS
D7
D16
/RDQS D3
/RDQS D12
8
8
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ0
to DQ7
DQ56 to DQ63
DQ24 to DQ31
/DQS8
DQS8
DQS17
PN0 to PN13
/PN0 to /PN13
PS0 to PS9
SN0 to SN13
/SN0 to /SN13
SS0 to SS9
DM/
RDQS
DM/
RDQS
/CS DQS /DQS
/CS DQS /DQS
/PS0 to /PS9
/SS0 to /SS9
NU/
NU/
/RDQS
/RDQS
D8
D17
8
DQ0 to DQ63
CB0 to CB7
DQS0 to DQS17
/DQS0 to /DQS8
/CS0 -> /CS (D0 to D8)
CKE0 -> CKE (D0 to D8)
/CS1 -> /CS (D9 to D17)
CKE1 -> CKE (D9 to D17)
ODT -> ODT (all SDRAMs)
BA0, BA1 (all SDRAMs)
DQ0
to DQ7
DQ0
to DQ7
CB0 to CB7
A
M
B
SCL
SDA
Serial PD
SA0 to SA2
A0 to A13 (all SDRAMs)
/RAS (all SDRAMs)
/CAS (all SDRAMs)
/WE (all SDRAMs)
CK/ /CK
SCL
SDA
SDA
U0
/RESET
Teminators
AMB
VTT
WP A0 A1 A2
SCK/ /SCK
VCC
SA0 SA1 SA2
SPD, AMB
VDDSPD
VDD
D0 to D17, AMB
All address/command/control/clock
VTT
* D0 to D17 : 512M bits DDR2 SDRAM
U0 : 256 bytes EEPROM
D0 to D17
VREF
VSS
D0 to D17, SPD, AMB
Notes:
1. DQ wiring may be changed within a byte.
2. There are two physical copies of each address/command/control/clock
Preliminary Data Sheet E1000E30 (Ver. 3.0)
7
ELPIDA [ ELPIDA MEMORY ]
