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EBD21RD4ADNA 参数 Datasheet PDF下载

EBD21RD4ADNA图片预览
型号: EBD21RD4ADNA
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内容描述: 注册2GB DDR SDRAM DIMM ( 256M字X72位, 2级) [2GB Registered DDR SDRAM DIMM (256M words X72 bits, 2 Ranks)]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 19 页 / 175 K
品牌: ELPIDA [ ELPIDA MEMORY ]
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EBD21RD4ADNA  
Block Diagram  
VSS  
/RCS1  
/RCS0  
RS  
RS  
DQS0  
DM0/DQS9  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
DQ0 to DQ3  
DQS1  
DQ4 to DQ7  
DM1/DQS10  
D0  
D18  
D9  
D27  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ8 to DQ11  
DQS2  
DQ12 to DQ15  
DM2/DQS11  
D1  
D19  
D10  
D28  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ16 to DQ19  
DQS3  
DQ20 to DQ23  
DM3/DQS12  
D2  
D20  
D11  
D29  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ24 to DQ27  
DQS4  
DQ28 to DQ31  
DM4/DQS13  
D3  
D21  
D12  
D30  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ32 to DQ35  
DQS5  
DQ36 to DQ39  
DM5/DQS14  
D4  
D22  
D13  
D31  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ40 to DQ43  
DQS6  
DQ44 to DQ47  
DM6/DQS15  
D5  
D23  
D14  
D32  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ48 to DQ51  
DQS7  
DQ52 to DQ55  
DM7/DQS16  
D6  
D24  
D15  
D33  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
RS  
RS  
DQ56 to DQ59  
DQS8  
DQ60 to DQ63  
DM8/DQS17  
D7  
D25  
D16  
D34  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
DQS  
DQ  
/CS DM  
RS  
RS  
CB0 to CB3  
CB4 to CB7  
D8  
D26  
D17  
D35  
R
S
S
S
S
S
S
S
S
/CS0  
/CS1  
/RCS0 -> /CS: SDRAMs D0 to D17  
* D0 to D35: 512M bits DDR SDRAM TCP  
U0: 2k bits EEPROM  
RS: 22(DQ, DQS)  
PLL: CDCV857  
Register: SSTV32852  
R
R
R
R
R
R
R
/RCS1 -> /CS: SDRAMs D18 to D35  
RBA0 to RBA1 -> BA0 to BA1: SDRAMs D0 to D35  
RA0 to RA12 -> A0 to A12: SDRAMs D0 to D35  
/RRAS -> /RAS: SDRAMs D0 to D35  
/RCAS -> /CAS: SDRAMs D0 to D35  
RCKE0 -> CKE: SDRAMs D0 to D17  
RCKE1 -> CKE: SDRAMs D18 to D35  
/RWE -> /WE: SDRAMs D0 to D35  
R
E
G
I
S
T
E
R
BA0 to BA1  
A0 to A12  
/RAS  
Serial PD  
/CAS  
SCL  
SCL  
A0  
SDA  
SDA  
CKE0  
U0  
CKE1  
A1  
A2  
R
S
/WE  
PCK  
/PCK  
/RESET  
SA0 SA1 SA2  
Notes:  
VDD  
D0 to D35  
1. The SDA pull-up resistor is required due to  
the open-drain/open-collector output.  
2. The SCL pull-up resistor is recommended  
because of the normal SCL line inacitve  
"high" state.  
VREF  
VSS  
D0 to D35  
D0 to D35  
VDDID  
open  
CK0, /CK0  
PLL*  
Note: Wire per Clock loading table/Wiring diagrams.  
Preliminary Data Sheet E0433E10 (Ver. 1.0)  
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