UM-TM57PA20&40_S
8 Bit Microcontroller
Advance Information
5. 功能描述
5.1 CPU 芯片
5.1.1 时钟配置和指令周期
CPU 时钟输入（XIN）在内部被分成用于指令周期的 Q1 和 Q2 两个状态.程序计数器
在 Q1 状态更新且指令从程序寄存器获得，在状态 Q2 锁于指令寄存器。在接下来的
Q1-Q2 周期，程序被解码并执行。分支指令占用两个周期，因为从传输信道获取指令
的同时新指令被获取并执行。
FOSC
Instruction
Cycle
Q1
Q2
Q1
Q2
Q1
Q2
Q1
Q2
Q1
Q2
Q1
Q2
Instruction
Pipeline
Flow
Fetch
Execute
Fetch
Execute
Fetch
Flush
Fetch
Branch
Instruction
Execute
5.1.2 寻址模式
CPU 有两个数据存储盘：R-Plane 和 F-Plane。R-Plane 里的寄存器只能写入。 “MOBWR”指令
通过直接寻址方式把 W 寄存器里的常量放在 R-Plane 寄存器中。
F-Plane 的低位保留用于 SFR 寄存器。SFR 寄存器以上的寄存器是一般目的数据存储
器，作为静态 RAM 使用。F-Plane 可被直接或间接寻址。通过 INDF 寄存器可间接寻
址，INDF 不是物理寄存器。当对 INDF 进行存取时，它会根据 FSR 寄存器内的值作
为地址，并指向该地址的寄存器。F-Plane 的前半部分可位寻址，后半部分不可位寻
址。
R-Plane
F-Plane
00
00
SFR
Bit Addressable
MOVWR Instruction
Write Only
1F
20
RAM
Bit Addressable
27
28
RAMBANK=0
Bit Addressable
RAMBANK=1
Bit Addressable
3F
3F
40
RAMBANK=0
RAMBANK=1
7F
6
tenx technology, inc.
Preliminary
Rev 1.1, 2009/10/19
ETC [ ETC ]
