HY57V561620H(L)T
4银行x 4米X 16Bit的同步DRAM
描述
该HY57V561620HT是268,435,456bit CMOS同步DRAM ，非常适合需要在主存储器中的应用
大内存密度和高带宽。 HY57V561620HT组织为4,194,304x16 4banks 。
HY57V561620HT是提供参考时钟的正边缘完全同步操作。所有输入和输出都是同步的
认列与时钟输入的上升沿。的数据通路内部流水线，以达到非常高的带宽。所有的输入和输出
电压电平与LVTTL兼容。
可编程选项包括管道的长度（ 2个读延迟或3）通过启动连续的读或写周期中，数
一个单一的控制命令（的1,2,4,8或整页的突发长度），以及脉冲串计数序列（顺序或交错） 。一阵读或
正在进行的写周期可以由一个脉冲串被终止终止命令，或者可以通过一个新的脉冲串读或中断，替换
写在任何周期命令。 （此流水线设计不是由` 2N`规则的限制。 ）
特点
•
•
•
单3.3 ± 0.3V电源
所有器件引脚与LVTTL接口兼容
JEDEC标准400mil 54pin TSOP- II与引脚为0.8mm
沥青
所有输入和输出参考系统的正沿
时钟
通过UDQM ， LDQM数据屏蔽功能
国内四家银行的操作
•
•
•
•
自动刷新和自刷新
8192刷新周期/ 64ms的
可编程的突发长度和突发类型
- 1，2 ，4，8或全部页面为顺序突发
•
- 1，2 ，4或8对交错突发
可编程CAS延时; 2 ， 3个时钟
•
•
订购信息
产品型号
HY57V561620HT-6
HY57V561620HT-K
HY57V561620HT-H
HY57V561620HT-8
HY57V561620HT-P
HY57V561620HT-S
HY57V561620HLT-6
HY57V561620HLT-K
HY57V561620HLT-H
HY57V561620HLT-8
HY57V561620HLT-P
HY57V561620HLT-S
时钟频率
166MHz
133MHz
133MHz
125MHz
100MHz
100MHz
166MHz
133MHz
133MHz
125MHz
100MHz
100MHz
动力
组织
接口
包
正常
4Banks X 4Mbits X16
LVTTL
400mil 54pin TSOP II
低功耗
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担使用任何责任
电路描述。没有专利许可。
修订版1.3 /十一月01
1
ETC [ ETC ]
