MT88E45
数据表
对于3 V操作， FSK接收器变得更加敏感，较低的电平信号会比在5 V.被接受
保持FSK拒绝的水平，提示/环输入运算放大器的增益应减少。请注意，由于提示/ OP-环
放大器也可用于提示/振铃CAS号检测，在CAS水平也将减少对挂机检测。
FSK数据接口
该MT88E45B提供了强大的双模式3线接口，使得在解调的FSK位数据字节
流，而不需要提取任一外部UART或用于在CPE的微控制器来执行
函数中的软件。该接口是专门为1200波特速率而设计，并且是由3个引脚：
数据， DCLK （数据时钟）和DR （数据就绪） 。 DR / STD是一个双重目的输出引脚。当FSK选择它
DR 。
两种模式（模式0和1 ）是通过CB0引脚可选。在模式0中， FSK比特流直接输出。在
模式1中，数据字节和后停止位被存储在一个9比特缓冲器。如果模式1是期望的，在CB0销可
硬连接到VDD。如果模式0是所希望的，并且不需要全芯片断电时， CB0引脚可被硬连线到
VSS 。
在符合Bellcore的摘机状态协议中，类型2的CPE应当将FSK结束后的恢复在50毫秒内的voicepath
信号。由于噪声，载波检测的端并不总是可靠。在TIA 2型标准规定的CPE
发生下列任何一种发生必须检测FSK的结尾：
•
•
•
没有载波信号，或
超过五帧错误（后停止位的0代替1）中的频移键控消息已被检测到，或
已检测到超过150毫秒的连续标记信号或空间的信号。
模式0 - 比特流模式
这种模式被选择时， CB0引脚为低电平。在这种模式下的FSK数据直接输出到DATA管脚。 DCLK
和DR引脚定时信号输出（参见图13 。
对于每个接收到的停止和启动的位序列，所述MT88E45B输出的8个脉冲，在一个固定频率的时钟串
在DCLK引脚。在一个数据位单元的中间的每个DCLK的上升沿发生。 DCLK不为开始产生
和停止位。因此， DCLK将时钟才有效数据到外围设备，诸如串行并行移
注册或微控制器。该MT88E45B还输出字脉冲（数据就绪）在DR销的端部。 DR
变低了一半标称位时间的追踪止损位的开始。它可以用来中断
微控制器或导致串行到并行转换为并行装载它的数据到微控制器中。由于DR
发生上升沿中的停止位的中间，它也可以被用来读取停止位，以检查帧错误。
另外， DCLK和数据可能占据2位微控制器的输入端口。单片机轮询
输入端口并保存数据位时的DCLK的变化从低到高。当DR变为低电平，这个词可能
然后可以从最后保存的8比特组装而成。
数据也可以被连接到个人计算机的串行通信端口转换从CMOS到后
的RS-232电压电平。
模式1 - 缓冲模式
这种模式被选择时， CB0引脚为高电平。在这种模式下，接收到的字节被存储在芯片上。在一个末端
字节何变低，以指示一个新的字节已变得可用。微控制器适用DCLK脉冲
读出的寄存器的内容依次从DATA引脚（见图1414） 。
内部的MT88E45B ，起始位被剥离，数据位和后停止位进行取样和存储。
中途停止位， 8个数据位，停止位是平行加载到9位的移位寄存器和DR
变低。该寄存器的内容被移出到DATA引脚上所提供的DCLK的上升沿顺序
他们被接收。最后一点必须被移出和DCLK回到低下一DR前。 DCLK必须
低吨
DDS
前DR变低，必须保持低电平吨
DDH
之后DR已经很低（见图14） 。
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卓联半导体公司
ZARLINK [ ZARLINK SEMICONDUCTOR INC ]
