R
Platform Flash在系统可编程配置PROM
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 8兆位）
PROM 0
PROM 0
REV 0
（ 8兆位）
PROM 0
REV 0
（ 16兆位）
REV 1
（ 8兆位）
REV 1
（ 8兆位）
REV 0
（ 32兆位）
REV 2
（ 8兆位）
REV 2
（ 16兆位）
REV 3
（ 8兆位）
REV 1
（ 16兆位）
REV 1
（ 24兆位）
4设计修订
3设计修订
2设计修订
1设计修订
（一）设计修订存储实例为单XCF32P PROM
PROM 0
REV 0
（ 16兆位）
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
REV 1
（ 16兆位）
PROM 0
PROM 0
REV 0
（ 16兆位）
REV 0
（ 32兆位）
PROM 0
PROM 1
REV 2
（ 16兆位）
PROM 1
PROM 1
PROM 1
PROM 1
REV 2
（ 32兆位）
REV 3
（ 16兆位）
REV 1
（ 32兆位）
REV 1
（ 32兆位）
REV 0
（ 32兆位）
4设计修订
3设计修订
2设计修订
1设计修订
ds123_20_102103
（二）设计版本存储实例跨越两个XCF32P PROM中
图7：
设计修改存储实例
PROM与FPGA配置模式和连接摘要
FPGA的I / O，逻辑功能和内部内部连接
系统蒸发散是由包含在配置数据建立
FPGA的位流。比特流被装入
无论是FPGA上电时自动，或命令，
取决于FPGA的模式引脚的状态。赛灵思
平台闪存PROM中被设计成直接下载到
FPGA的配置界面。 FPGA配置
这是由XCFxxS平台的Flash支持的模式
PROM中包括：主串行和从串行。 FPGA CON-
这是由XCFxxP平台支持的成形模
形成闪存PROM中包括：主串，从串，
主动SelectMAP和从动SelectMAP 。下面是一个短
支持的FPGA配置模式的总结。看
相应的FPGA数据手册的设备配置
详细信息，包括其配置模式的支持
通过有针对性的FPGA器件。
FPGA主串行模式
在主串行模式下，FPGA自动加载
从外部MEM-位串行的形式配置比特流
储器的配置时钟（ CCLK ） gener-同步
由FPGA ated 。在上电时或重新配置，所述
FPGA的模式选择引脚，用于选择法师
串行配置模式。主串行模式提供了一个
简单的配置界面。只有一条串行数据线，一
时钟线，以及两条控制线（INIT和DONE ）是
需要配置一个FPGA 。从PROM数据
依次读出在单一数据线（DIN），访问
通过PROM的内部地址计数器是递增
mented在CCLK的每个有效上升沿。串行比特
数据流必须建立在FPGA的DIN输入引脚
很短的时间，然后FPGA的每个上升沿的内部
产生CCLK信号。
DS123 （ V2.6 ） 2005年3月14日
初步产品规格
XILINX [ XILINX, INC ]
