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R
XC95144XL高性能
CPLD
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5
DS056 （ V1.5 ） 2003年8月21日
初步产品规格
特点
•
•
•
•
5 ns的引脚对引脚的逻辑延迟
系统频率高达178 MHz的
144个宏单元3200可用门
可在小型封装
- 100引脚TQFP封装（ 81个用户I / O引脚）
- 144引脚TQFP （ 117个用户I / O引脚）
- 144 -CSP （ 117个用户I / O引脚）
优化的高性能3.3V系统
- 低功耗工作
- 5V容限I / O引脚接受5V，3.3V和2.5V
信号的
- 3.3V或2.5V输出能力
- 先进的0.35微米特征尺寸的CMOS
快速FLASH ™技术
先进的系统功能
- 在系统可编程
- 高级引脚锁定和可布线与
快速连接™II开关矩阵
- 特宽54输入功能块
- 高达90产品方面每个宏单元与
个别产品的长期配置
- 本地时钟反演三个全球一
乘积项时钟
- 每个输出引脚与当地个别输出使能
逆温
- 对所有用户和边界扫描引脚输入迟滞
输入
- 对所有用户PIN输入总线保持电路
- 完整的IEEE标准1149.1边界扫描（ JTAG ）
快速的并行编程
个别输出摆率控制
增强的数据安全特性
优良的品质和可靠性
- 耐力超过万编程/擦除
周期
- 20年数据保留
- ESD保护超过2,000V
在5V的核心XC95144器件引脚兼容
100引脚TQFP封装
功耗估算
在CPLD的功耗可显着变化depend-
决于系统频率，设计应用程序，并输出
装载。为了帮助降低功耗，每个宏单元
在一个XC9500XL装置可用于低功率配置
模式（从默认的高性能模式）。此外
化，未使用的产品条款和宏单元automati-
由软件美云去激活，以进一步降低功耗。
对于我一个总概算
CC
中，下面的等式可
使用：
I
CC
（毫安） = MC
HS
(0.175*PT
HS
+ 0.345 ） + MC
LP
(0.052*PT
LP
+ 0.272 ） + 0.04 * MC
TOG
（ MC
HS
+ MC
LP
)* f
其中：
MC
HS
= ＃高速配置宏
PT
HS
=高速乘积项平均数
每个宏单元
MC
LP
= ＃在低功耗配置宏
PT
LP
=每低功耗产品方面平均数
MACROCELL
F =最大时钟频率
触发器在每个时钟切换MCTOG =平均％
(~12%)
这种计算是从实验室测量得到的
一个XC9500XL部分充满了16位计数器和允许
单输出（ LSB）被激活。实际我
CC
值随设计应用，并应进行校验
系统正常运行期间田间。
显示
上面估计的图形形式。为了更详细地
在这种器件的功耗的讨论，请参见赛灵思
应用说明
250
178兆赫
200
典型的ICC （MA ）
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•
•
•
150
喜克
er
hP
形式
a
的nCE
•
104兆赫
100
低
P
ow
er
描述
该XC95144XL是针对高性3.3V的CPLD
曼斯，低电压的领先通信应用
阳离子和计算系统。它由八个
54V18功能模块，提供3200可用门与
5 ns传播延迟。看
建筑学
概述。
50
0
50
100
150
200
时钟频率（MHz）
DS056_01_121501
图1：
典型的我
CC
与频率的关系XC95144XL
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DS056 （ V1.5 ） 2003年8月21日
初步产品规格
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XILINX [ XILINX, INC ]
