R
XC1800系列在系统可编程配置PROM的
控制配置PROM
连接FPGA器件的配置PROM 。
•
•
•
•
的PROM的（多个）的数据输出（多个）驱动
DIN领先FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
所有PROM的OE / RESET输入是最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在DIN引脚。如果第一的CE输入（或唯一的）
PROM可以由第一的DONE输出被驱动
FPGA器件，前提是DONE不是永久
接地。否则，LDC可以用来驱动CE，但
然后必须在用户无条件地高
操作。 CE也可以永久地绑低，但
这种设置使数据输出有功和导致
最大10 mA不必要的电源电流。
快速模式类似于从串模式。该
数据逐个从每CCLK的SPROM一个字节
而不是每个CCLK周期一位。与同步
数据的FPGA中的第一个字节是之前的有效20ns的
第二个CCLK上升的边缘，然后在每
此后连续CCLK 。注意：当
在快速模式下的编程，以适应
4US建立时间上的Spartan FPGA的INIT引脚，
配置数据流的第一线必须不
置于高于PROM的3C字节地址。
无论是在上电时自动，或命令，
这取决于三个FPGA的模式引脚的状态。在
掌握串行模式下，FPGA自动加载CON组
从外部存储器成形方案。 Xilinx公司的PROM
设计用于与主串行模式的兼容性。
在上电时或重新配置，一个FPGA进入
掌握串行模式时所有三个FPGA的模式 -
选择引脚是低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据从读
PROM的顺序对一个单一的数据线。的同步
灰是通过临时信号的上升沿提供
CCLK ，其配置过程中产生。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线和两条控制线都
需要配置一个FPGA 。从PROM数据
读取顺序，通过内部地址和位访问
这是对每一个有效的上升沿递增计数器
的CCLK 。如果用户可编程的，双功能的DIN管脚
在FPGA上只用于配置，它仍必须
在正常操作期间限定的水平保持。赛灵思
FPGA的家庭照顾这会自动与导通
芯片默认的上拉电阻。
•
•
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE / RESETpin应接低。
在上电时，内部地址计数器复位
和配置开始存储在第一方案
内存。由于OE / RESETpin保持低电平时，地址
计数器保持不变后配置的COM
完整的。因此，重新编程的FPGA与另一亲
克时， DONE线被拉低和配置
开始地址计数器的最后一个值。
如果用户在应用OE / RESET此方法将失败
FPGA的配置过程。该FPGA中止config-
uration ，然后重新启动一个新的配置，如预期的，
但PROM不重置其地址计数器，因为它
从来没有见过一个高层次上的OE输入。新的配置
化，因此，读出的剩余数据中的PROM和
其解释为前导，长度计数等。由于FPGA
是的主人，它会发出CCLK的必要数量
脉冲，高达1600万（ 2
24
）和DONE变高。然而
以往， FPGA配置将是完全错误的，与
里面的FPGA和在其输出端电位争论
销。这种方法，因此必须从未被使用时
有外部复位时CON组fi guration任何机会。
发起FPGA配置
在XC1800器件包含一个名为CF引脚是
控制通过JTAG CONFIG指令。 Execut-
通过JTAG荷兰国际集团的CONFIG指令脉冲的CF
低为300-500ns ，这将复位FPGA和发起
配置。
在CF引脚必须连接到在PROGRAM引脚
FPGA上使用此功能。
选择配置模式
的XC1800容纳的串行和并行方式
配置。配置模式可选
通过在XC1800设备中的用户控制寄存器。这
控制寄存器是通过JTAG访问，使用Xilinx
JTAG编程软件。
级联配置PROM
对于配置为菊花链多个FPGA ，或为
需要更大的内存配置的FPGA ，级联
PROM中提供了额外的内存。多XC1800
设备可以通过使用总裁输出到被连接
驱动以下设备的CE输入。时钟输入
和所有XC1800设备链中的数据输出
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和它们相关联的互连estab-
通过配置程序lished 。该程序被加载
8
1999年9月17日（版本1.3 ）
XILINX [ XILINX, INC ]
