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XC17V00系列配置PROM
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DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
特点
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一次性可编程（OTP）的只读存储器
设计为存储的配置比特流
赛灵思
®
FPGA器件
简单的界面，在FPGA
级联存储较长或多个比特流
可编程复位极性（高有效或
低）与不同的FPGA解决方案的兼容性
低功耗CMOS浮栅工艺
3.3V电源电压
保证20年寿命数据保存
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可在紧凑的塑料封装： VQ44 ， PC44 ，
PC20 ， VO8和SO20
(1)
通过领先的程序员编程支持
制造商
采用ISE设计支持
®
FOUNDATION™和
ISE WebPACK的™软件
双配置方式的XC17V16和
XC17V08
器件
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串行慢/快配置（最多为20 MB /秒）
平行（在20 MHz到160 Mb / s的）
描述
Xilinx公司推出的高密度XC17V00家族
配置PROM该功能提供一种易于使用，成本
有效的方法来存储大量的Xilinx FPGA配置
比特流。在3.3V系列初始设备可用
16兆， 8兆， 4兆， 2兆， 1兆密度。看
和
为XC17V00的简化框图
家庭。
该XC17V00 PROM配置Xilinx的FPGA使用
FPGA的串行配置模式界面。当
FPGA是主串模式下，它会生成一个配置
时钟驱动PROM 。后短的存取时间
时钟的上升沿，数据出现在PROM的数据输出
销，其连接到FPGA的DIN管脚。该FPGA
产生的时钟脉冲的适当数量
完成配置。配置完成后，它会禁用
舞会。当FPGA处于从串行模式下， PROM
而FPGA必须同时时钟由一个输入信号。
该XC17V08
和XC17V16 PROM可以任选
配置赛灵思FPGA采用FPGA的并行
（ SelectMAP ）配置模式界面。当FPGA
在主SelectMAP模式下，FPGA产生
配置时钟驱动PROM 。
当FPGA处于从SelectMAP模式，外部，
自激振荡器产生的时钟配置
驱动PROM和FPGA中。后上升
配置时钟（ CCLK ）的边缘，数据可在
PROM的数据（ D0 - D7 ）引脚。该数据被移入
FPGA在CCLK的下一个上升沿（图
3).
多个PROM中可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可级联与家庭中的其他成员。
对器件编程，无论是赛灵思ISE基金会或
ISE WebPACK的软件编译FPGA设计文件转换成
一个标准的十六进制格式，然后将其转移到最
商业PROM编程器。
1.具体零件号和封装组合已经停产。请参阅
停产零件编号和封装组合
留在这个数据表，以供参考。
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DS073 （ V1.12 ）二〇〇八年十一月十三日
产品speci fi cation
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XILINX [ XILINX, INC ]
