R
XC18V00系列在系统可编程配置PROM
连接配置PROM
连接FPGA器件的配置PROM
（见
和
•
•
PROM的（多个）的数据输出（多个）驱动器为D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
在PROM （S ） （以主串和
只有主SelectMAP模式） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
所有PROM的OE / RESET引脚连接到
所有FPGA器件的INIT引脚。此连接
确保了PROM的地址计数器复位之前
任何（重新）配置的开始，即使当
重构是通过V发起
CCINT
毛刺。
PROM的CE输入可以驱动从DONE引脚。
第一（或唯一）的PROM的CE的输入可以被驱动
所有目标FPGA器件的DONE输出，
只要做的是不是永久停飞。 CE
也可以永久地绑低，但保持
数据输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
从机并行/ SelectMAP模式类似于从串行
模式。数据逐个从PROM一个字节
每CCLK的而不是一个比特每CCLK周期。见FPGA
数据表进行特殊的配置要求。
通过在XC18V00设备中的用户控制寄存器。这
控制寄存器是通过JTAG访问，并使用设置
“并联模式”赛灵思的iMPACT软件设置。
串行输出是默认的配置模式。
主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和它们相关联的互连estab-
通过配置程序lished 。该程序被加载
无论是在上电时自动，或命令，
这取决于三个FPGA的模式引脚的状态。在
掌握串行模式下，FPGA自动加载CON组
从外部存储器成形方案。 Xilinx公司的PROM
设计以适应主串行模式。
在上电时或重新配置，一个FPGA进入中，主机
器串行模式时所有三个FPGA的模式选择
引脚是低（M0 = 0 ，M 1 = 0 ， M 2 = 0）。数据从读
PROM顺序上一条数据线。同步
通过临时信号的CCLK的上升沿提供
这是由FPGA配置期间产生的。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线，一根时钟线，以及两个控制
线都需要配置一个FPGA 。从数据
PROM中被顺序地读出，通过内部访问
这是每一个递增的地址和位计数器
CCLK的有效上升沿。如果用户可编程
双函数D
IN
销在FPGA上仅用于组态
比，它仍必须在规定的水平在正常举行
操作。赛灵思FPGA系列利用这个自动的护理
matically与片上拉电阻。
•
•
•
•
发起FPGA配置
该XC18V00器件集成了一个名为CF引脚是
控制通过JTAG CONFIG指令。 Execut-
荷兰国际集团通过JTAG的CONFIG指令脉冲的CF
一旦低了300〜500纳秒，而复位FPGA和ini-
tiates配置。
在CF引脚必须连接到上的PROGRAM引脚
FPGA （ S）才能使用此功能。
iMPACT软件中还可以发出一个JTAG CONFIG
命令，通过“加载启动配置FPGA
FPGA “的设置。
20引脚封装没有一个专门的CF引脚。为
20引脚封装， CF --> D4设置可用于路由
在CF引脚功能引脚7仅在并行输出模式
is
不
使用。
级联配置PROM
对于配置为一个串行菊花链或多个FPGA
单个FPGA需要在一个较大的配置存储器
串行或SelectMAP配置模式，级联的PROM
提供了额外的内存（图
5).
多XC18V00
设备可以通过使用总裁输出到被连接
带动下游设备的CE输入。时钟
输入和在所有XC18V00设备的数据输出
链是相互关联的。从第一到最后一个数据后
PROM中被读取时，下一个时钟信号，以将PROM断言其
CEO产量低，并驱动其数据线的高阻抗
ANCE状态。第二PROM认识到低级别的
其CE输入和启用其数据输出。看
配置完成后，地址的所有磁带式的柜台
如果PROM的OE / RESET引脚变为caded PROM的复位
低或CE变为高电平。
选择配置模式
该XC18V00容纳串行和并行的方法
的结构。配置模式可选
DS026 （ V4.0 ） 2003年6月11日
产品speci fi cation
1-800-255-7778
9
XILINX [ XILINX, INC ]
