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WCSS0232V1P
引脚德网络nitions
引脚数
49–44, 81,82,
99, 100,
32–37
96–93
88
名字
A
[15:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
描述
用于选择的64K地址位置中的一个地址输入。采样的
上升CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入，低电平有效。合格与BWE进行字节写操作
到SRAM中。采样在CLK的上升沿。
全局写使能输入，低电平有效。当上的上升沿置位低
CLK ，一个全球性的写入的数值进行（所有字节写入，不管
在BW
[3:0]
和BWE ） 。
字节写使能输入，低电平有效。采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。如果ADSP被忽略
CE
1
为高。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。控制着我的方向/ O
销。当低时， I / O引脚用作输出。当拉高高， I / O
引脚三态，并作为输入数据引脚。在第一个操作环境被屏蔽
从取消选择状态，当出现一个读周期的时钟。
超前输入信号，采样在CLK的上升沿。当断言，它自动
matically递增在一个脉冲串周期的地址。
地址选通从处理器，采样在CLK的上升沿。当assert-
ED低时，
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到
突发计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
ASDP被忽略时， CE
1
被拉高高。
地址选通从控制器，取样在CLK的上升沿。当assert-
ED低时，
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到
突发计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键
“休眠”状态与数据的完整性保护。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[15:0]
期间的前一个时钟的上升
读周期。销的方向由OE控制。当OE是断言
低电平时，引脚用作输出。当HIGH ， DQ
[31:0]
被放置在一个三态
条件。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
地面的装置的核心。应连接到该系统的地面。
电源为I / O电路。应连接到3.3V电源。
地面的I / O电路。应连接到该系统的地面。
选择爆秩序。当连接到GND选择线性突发序列。当绑
到V
DDQ
或悬空选择交错突发序列。这是一个带针和
应保持装置操作期间是静态的。
未连接。
BW
[3:0]
GW
87
89
98
BWE
CLK
CE
1
97
92
86
CE
2
CE
3
OE
83
84
ADV
ADSP
输入 -
同步
输入 -
同步
85
ADSC
输入 -
同步
输入 -
异步
I / O-
同步
64
ZZ
29, 28,
DQ
[31:0]
25–22, 19,
18,13,12,
9–6, 3, 2, 79,
78, 75–72,
69, 68, 63, 62
59–56, 53, 52
15, 41, 65, 91 V
DD
17, 40, 67, 90
4, 11, 20, 27,
54, 61, 70, 77
5, 10, 21, 26,
55, 60, 71, 76
31
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O电源
供应
I / O接地
输入 -
STATIC
-
1 ，14，16 ，30，数控
38, 39, 42, 43,
50, 51, 66, 80
3
WEIDA [ WEIDA SEMICONDUCTOR, INC. ]
