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半导体公司
初步数据表
2.488Gb / s的1点32分的SONET / SDH多路分离器
VSC8132
功能说明
高速时钟和数据接口
传入的高速数据和高速时钟由高速输入DI +和CLKI +被接收。
该输入在内部偏置，以适应交流耦合。
数据和时钟输入内部有一个中心抽头的电阻器网络。对于差
输入直流耦合，网络端接到相应的终止电压，
V
TERM
提供50
Ω
to
V
TERM
终止双方真实和补充投入。对于差分输入AC耦合，网络是三 -
要及时停止
V
TERM
通过隔直电容。
在大多数情况下，这些输入端将具有高转变密度和小的直流偏移。然而，在例
其中，这不成立，直接直流连接是可能的。所有串行数据和时钟输入具有相同的电路
拓扑结构如图1所示。该参考电压是由一个电阻分压器产生，如图所示。如果输入信
纳尔差分驱动和直流耦合到所述部分的中点的输入信号摆幅的应该是岑
羊羔关于这个参考电压和不超过允许的最大振幅。对于单端，直流
耦合操作，建议用户提供一个外部参考电压，它具有更好的
温度和电源噪声抑制比的片电阻分压器。外部参考应
有等同于DC耦合信号的共模的开关点的标称值，并可连
，连接到该差动门的任一侧。
图1 ：高速时钟和数据输入
芯片边界
V
CC
= 3.3V
1.65V
Z
0
C
IN
100nF
3kΩ
3kΩ
1.65V
C
AC
100nF
V
TERM
C
IN
100nF
50Ω
3kΩ
I
I
3kΩ
Z
0
50Ω
V
EE
= 0V
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G52250-0 ，版本3.1
12/7/00
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