Vitesse公司
半导体公司
ATM / SONET / SDH 622 Mb / s的收发器，复用器/解复用器
集成时钟发生器和时钟恢复
数据表
VSC8113
拆分环回
设备和设施的环回模式中可以同时被激活。在这种情况下，高速串行数据
接收（ RXDATAIN ）和接收/再生时钟脉冲通过mux'd到高速串行输出
（ TXDATAOUT ）和（ TXCLKOUT ） 。低速发送字节宽总线（ TXIN [7： 0]）和（ TXLSCKIN ）是
mux'd入低速字节宽的接收输出总线（ RXOUT [7： 0]）和（ RXLSCKOUT ） 。见图5 。
图5 ：分割回送数据通路
rxdatain
回收
时钟
CRU
D
Q
1:8
串行
并行
D
Q
RXOUT [7 ：0]的
0
1
Q
D
8:1
平行
串行
Q
D
RXLSCKOUT
TXIN [[ 7：0]
RxCLKIN
DSBLCRU
txdataout
TXCLKOUT
TXLSCKIN
环路定时
LOOPTIM0模式绕过CMU时LOOPTIM0输入为高电平。在这种模式下， CMU
通过使用接收时钟（ RXCLKIN ）旁路，整个部件被同步地从单个时钟
外部源。
LOOPTIM1模式绕过REFCLK输入，并使用分频8版本的接收时钟作为
参考输入的CMU 。这种模式通过断言LOOPTIM1投入高。的部分被强制
摆脱这种模式，如果它是在信号状态，或在设备回送损耗，防止CMU的喂养
自己的时光倒流。
时钟合成
该VSC8113使用集成锁相环（PLL），用于时钟合成的622MHz的高速
时钟用于串行发送器部分。该PLL是由一个相位 - 频率检测器的
器（PFD ） ，积分运算放大器和一个电压控制振荡器（VCO ），其配置在经典馈
回系统。在PFD比较622MHz VCO的选择分频版本（选择引脚B0 -B2
选择除以8 ，12，16和32的比率，参见表12）和所述参考时钟。积分提供了一个反
输入相位误差和输出电压控制之间的FER功能。 PLL的压控振荡器部分是一个电压的转换
受控环形振荡器具有622MHz的中心频率。
所述积分器的无功元件位于片外，并连接到的反馈回路
放大器通过CP1 ， CP2 ， CN1和CN2的引脚。这些外表面的构装
电容器示于图6中。表1示出了CON组fi可配置建议的外部电容值
参考频率。
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