Vitesse公司
半导体公司
数据表
VSC7127/VSC7129
表4 ：引脚标识
针＃
4, 3
41, 40
35, 34
28, 27
10, 9
15, 16,
17, 18
14, 22
7, 6
44, 43
38, 37
31, 30
24, 25
家庭中继器/重定时器和港口
旁路电路的光纤通道
名字
I1+, I1-
I2+, I2-
I3+, I3-
I4+, I4-
I0+, I 0-
SEL1，SEL2
SEL3 ， SEL4
SEL0 ， SEL5
O1+, O1-
O2+, O2-
O3+, O3-
O4+, O4-
O0+, O0-
描述
输入 - 差分，内部偏置到V
DD
/2.
I1 + / I1-是串行输入PBC1 。
I 2 + / I2-是串行输入到PBC2 。
I3 + / I 3 - 是串行输入到PBC3 。
I4 + / I4-是串行输入PBC4 。
I0 + / I0-是串行输入PBC0 。
输入 - TTL 。
端口旁路MUX选择线路。一个高选择九。一个低电平选择
输出以前的内部设备。
输出 - 微分
01 + / O1-是从串行输出
O 2 + / O 2是从串行输出
O 3 + / O3-δ是从串行输出
O4 + / O4-是从串行输出
O0 + / O0-是从串行输出
MUX1.
中国人民银行端口1 。
中国人民银行端口2 。
中国人民银行端口3 。
中国人民银行端口4 。
13
REFCLK
输入 - TTL
106.25MHz的参考时钟为内部时钟倍频PLL 。
注：参考时钟必须为提供给REFCLK引脚，以
该芯片在正确的国家权力
输入 - TTL
（注：不同的VSC7127T或VSC7127R ）
在VSC7127T ，模式配置的一部分，作为一个重定时器，如果低或
中继器，如果高。在VSC7127R ，模式配置部分作为
中继器，如果低或重定时器，如果高。如果未使用，配合高还是低。
输出 - TTL ：
信号检测输出
输入 - TTL ：
（内部上拉电阻）
测试模式输入。拉高或悬空的正常运行。
数字逻辑电源
电源（ 3.3V ）为01 +/- 。如果不使用，连接到V
SS
.
电源（ 3.3V ）的O2 +/- 。如果不使用，连接到V
SS
.
电源（ 3.3V ）的O3 +/- 。如果不使用，连接到V
SS
.
电源（ 3.3V ）为O4 +/- 。如果不使用，连接到V
SS
.
电源（ 3.3V ）的O0 +/- 。如果不使用，连接到V
SS
模拟电源
地
12
20 （ VSC7127 ）
19 （ VSC7129
23 （ VSC7127 ）
22 （ VSC7129 ）
2
21 （ VSC7127 ）
20 （ VSC7129 ）
5
42
36
29
26
32
1, 8, 11, 33, 39
19 （ VSC7127 ）
23 （ VSC7129 ）
模式
SigDet
TRST
VDD
VDDP1
VDDP2
VDDP3
VDDP4
VDDP0
VDDA
VSS
G52298-0 ，版本4.3
05/01/01
©
Vitesse公司
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