功能概述
3.10时钟发生器
时钟发生器提供时钟给5404分之5407设备，并包括一个锁相环的（PLL）的
电路。时钟发生器需要一个参考时钟输入，它可以从一个外部时钟来提供
源。参考时钟输入，然后由两（ DIV模式）除以产生时钟为五千四百零四分之五千四百零七
设备，或PLL电路可以使用（ PLL模式），以产生所述设备的时钟乘以基准
时钟频率由一个比例因子，允许使用的时钟源具有较低频率比的CPU。
PLL的是，一旦同步，锁定到并跟踪一个输入时钟信号的自适应电路。
当PLL被初始启动时，它进入一个过渡模式期间，在PLL锁定获取与输入
信号。一旦PLL被锁定时，它会继续跟踪和保持与输入信号的同步。然后，
其他内部时钟电路允许新的时钟频率合成用作主时钟
五千四百零四分之五千四百零七设备。
该时钟发生器允许系统设计人员选择时钟源。该驱动器的时钟源
发电机是：
•
•
晶体振荡器电路。晶体谐振器电路通过X1和X2 / CLKIN引脚连接
在五千四百〇四分之五千四百〇七的使能内部振荡器。
一个外部时钟。外部时钟源直接连接到X2 / CLKIN引脚，且X1是左
悬空。
软件可编程PLL具有的高度灵活性，并包括一个时钟定标器，它提供
不同的时钟倍频比，能力，直接启用和禁用PLL和PLL锁定定时器，可
用于延迟切换到PLL时钟控制装置的模式，直到锁被实现。具有设备
内置软件可编程PLL可以通过两种时钟模式之一进行配置：
•
•
PLL模式。输入时钟（X2 / CLKIN ）乘以1 31的可能的比率。
DIV （除法器）模式。输入时钟是由2或4 。注意的是，当格模式时，所述的PLL能
是为了最大限度地减少功耗完全禁止。
软件可编程PLL时使用16位的存储器映射（地址0058h ）时钟模式控制
寄存器（ CLKMD ） 。该CLKMD寄存器是用来定义PLL时钟模块的时钟结构。记
即在复位后， CLKMD寄存器与预定值仅取决于状态初始化
该CLKMD1的
−
CLKMD3引脚。欲了解更多节目信息，请参阅
TMS320C54x系列DSP参考
集，卷1 ： CPU和外设
（文献编号SPRU131 ） 。该CLKMD引脚配置的时钟选项
示于表3-8。
表3-8 。在复位时钟模式设置
CLKMD1
0
0
0
1
1
1
1
0
†
CLKMD2
0
0
1
0
1
0
1
1
CLKMD3
0
1
0
0
0
1
1
1
CLKMD复位
价值
0000h
9007h
4007h
1007h
F007h
F000h
0000h
—
时钟模式
†
1/2 （ PLL和振荡器禁用）
PLL X 10
PLL ×5
PLL ×2
PLL ×1
1/4 （ PLL禁用）
1/2（ PLL禁用）
版权所有
外部CLKMD1 - CLKMD3引脚被采样，以确定所需的时钟产生模式
而RS是低的。复位后，时钟产生模式可以通过写内部重新配置
时钟模式寄存器中的软件。
2001年11月
−
修订后的2004年4月
SPRS007D
39
TI [ TEXAS INSTRUMENTS ]
