特点
1
TMS320VC5407 / TMS320VC5404特点
D
先进的多总线架构，具有三
D
D
独立的16位数据存储器总线和
一个程序存储器总线
40位算术逻辑单元（ ALU ）
包括一个40位的桶形移位器和两个
独立的40位累加器
17-
×
17位并行乘法器耦合到
40位专用加法器，用于非流水线
单周期乘法/累加（ MAC ）
手术
比较，选择和存储单元（ CSSU ）的
添加/比较选择的维特比
操作者
指数编码器来计算
一个40位累加器的指数值
在一个周期内的价值
两个地址发生器与八
辅助寄存器和两个辅助
注册运算单元（ ARAUs ）
数据总线与总线持有人功能
扩展寻址模式为8M
×
16-Bit
最大可寻址外部程序
空间
片上ROM
−
128K
×
配置为16位（ 5407 ）
程序存储器
−
64K
×
配置为16位（ 5404 ）
程序存储器
片上RAM
−
由40K ×16位（ 5407 ）
8K的五个街区
×
16位片上
双存取程序/数据RAM
−
由16K ×16位（ 5404 ）
两个街区的8K
×
16位片上
双存取程序/数据RAM
增强外部并行接口（ XIO2 ）
单指令重复和
块重复操作的程序代码
块存储，传送指令为更好
程序和数据管理
D
说明随着32位长字
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操作数
说明随着两个或三个操作数
读和写
算术指令采用并行存储
和并行加载
条件存储指令
快速中断返回
片上外设
−
软件可编程等待状态
发生器和可编程
银行交换
−
片上可编程锁相环
回路（ PLL ）时钟发生器，
外部时钟源
−
两个16位定时器
−
六通道直接存储器存取
（DMA）控制器
−
三个多通道缓冲串行端口
（ McBSP的）
−
8月16号位增强型并行主机端口
接口（ HPI8 / 16 ）
−
通用异步接收器/
发送器（ UART ） ，集成波特
率发生器
功耗控制使用IDLE1 ，
IDLE2和IDLE3说明随着
掉电模式
CLKOUT关控制禁用CLKOUT
片基于扫描的仿真逻辑，
IEEE标准1149.1
†
（ JTAG ）边界扫描
逻辑
144引脚球栅阵列（ BGA ）
（ GGU后缀）
144引脚小外形四方扁平封装（ LQFP ）
（ PGE后缀）
8.33 ns的单周期定点
指令执行时间（ 120 MIPS ）
3.3 V的I / O电源电压
1.5 -V内核供电电压
IEEE标准1149.1-1990标准试验访问端口和边界扫描结构。
所有商标均为其各自所有者的财产。
2001年11月
−
修订后的2004年4月
SPRS007D
13
†
TI [ TEXAS INSTRUMENTS ]
