SPRS174S - 2001年4月 - 修订2011年3月
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3.9
基于PLL的时钟模块
在F281x芯片和C281x有一个片上，基于PLL的时钟模块。该模块提供了所有必要的
为设备提供时钟信号，以及控制为低功耗模式的条目。 PLL有一个4位比例
控制来选择不同的CPU时钟速率。看门狗模块应该写入之前被禁用
PLLCR注册。它可以被重新使能（如果需要的话）之后的PLL模块已经稳定，这需要
131072 XCLKIN周期。
基于PLL的时钟模块提供了两种操作模式：
•
水晶操作：
这种模式允许使用外部晶振/谐振器提供的时基
到设备。
•
外部时钟源操作：
这种模式可以将内部振荡器旁路。该装置
从上X1 / XCLKIN引脚上的外部时钟源输入生成的时钟。
X1/XCLKIN
X2
X1/XCLKIN
X2
C
L1
(A)
C
L2
水晶
(a)
(A)
外部时钟信号
（切换0 -V
DD
)
(b)
NC
A.
TI建议客户让谐振器/晶体供应商描述他们的设备的操作与
DSP芯片。谐振器/晶体供应商具有的设备和专业技术来调整振荡电路。该供应商还可以
指教有关正确罐组件值，这将确保起动性和稳定性，在整个客户
工作范围。
图3-10 。推荐晶体/时钟连接
表3-17 。可能的PLL配置模式
PLL模式
PLL禁用
备注
通过在复位绑XPLLDIS引脚为低电平时调用。 PLL模块被完全禁止。
时钟输入到CPU （CLKIN ）直接来自于时钟信号出现在
X1 / XCLKIN引脚。
默认的PLL配置在上电时，如果锁相环没有被禁用。 PLL本身是
绕过。然而，在PLL块/ 2模块在所述划分的时钟输入端
X1 / XCLKIN销由两个其馈送到CPU之前。
通过写一个非零值的“n”为PLLCR寄存器来实现的。在该/ 2模块
PLL模块现在它馈送到CPU之前将所述PLL的输出由2 。
SYSCLKOUT
XCLKIN
PLL旁路
启用PLL
XCLKIN/2
（ XCLKIN * N ） / 2
3.10外部参考振荡器时钟选项
的典型规格为外部石英晶体为30兆赫的频率如下：
•基本模式，并联谐振
• C
L
（负载电容） = 12 pF的
• C
L1
= C
L2
= 24 pF的
• C
分流
= 6 pF的
• ESR范围= 25〜 40
Ω
52
功能概述
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