TMS320F2809 ， TMS320F2808 ， TMS320F2806
TMS320F2802 ， TMS320F2801 ， UCD9501
TMS320C2802 ， TMS320C2801数字信号处理器
SPRS230G - 2003年10月 - 修订2006年2月
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系统
控制块
停止
快速
预分频器
SYSCLKOUT
DSP
ADCENCLK
类似物
MUX
ADCINA0
S / H
ADCINA7
HSPCLK
结果寄存器
结果寄存器0
结果章第1条
70A8h
12-Bit
ADC
模块
ADCINB0
S / H
ADCINB7
结果章第7条
结果寄存器8
70AFh
70B0h
结果寄存器15
70B7h
ADC控制寄存器
S / W
EPWMSOCA
GPIO/XINT2
_ADCSOC
SOC
序列发生器1
音序器2
SOC
S / W
EPWMSOCB
图4-7 。 ADC模块的框图
为了获得ADC的规定的精度，正确的电路板布局非常关键。以最好的程度
在靠近所述数字信号路径可能，走线到模数转换器的输入引脚不能运行。
这是为了最大限度地减少从耦合到所述ADC输入的开关噪声的数字线路。
此外，适当的分离技术，必须使用隔离ADC模块电源引脚（Ⅴ
DD1A18
,
V
DD2A18
, V
DDA2
, V
DDAIO
）从数字supply.Figure
给出了ADC引脚连接了280x
设备。
记
1. ADC寄存器在SYSCLKOUT速率访问。的内部定时
ADC模块由高速外设时钟（ HSPCLK ）控制。
2. ADC模块的基础上， ADCENCLK和HALT状态的行为
信号如下：
–
ADCENCLK ：
在复位时，该信号将是低的。当RESET为低电平有效（ XRS ）的
时钟寄存器仍然会起作用。这是必要的，以确保所有的寄存器
和模式进入它们的默认复位状态。模拟模块，但是，将
在低功率非活动状态。只要复位为高电平，则时钟的
寄存器将被禁用。当用户设置了ADCENCLK信号为高电平，然后
时钟的寄存器将被启用，并且该模拟模块将被启用。
将有一定的时间延迟（毫秒的范围内）之前，在ADC是稳定的，并且可以是
使用。
HALT ：
此模式仅影响模拟模块。它不影响该寄存器。
在这种模式下，ADC模块将进入低功率模式。这种模式也将停止
时钟的CPU，这将停止HSPCLK ;因此，ADC的寄存器
逻辑将被间接地关闭。
–
62
外设
TI [ TEXAS INSTRUMENTS ]
