TMS320第二代
器件
SPRS010B - 1987年5月 - 修订1990年11月
表1提供了第二代TMS320处理器与存储器进行比较的信息， I / O，
周期的时序，功耗，封装类型，技术和军事支持。有关具体信息，请向就近
TI现场销售办事处。
表1. TMS320第二代器件概述
内存
设备
内存
TMS32020
‡
TMS320C25
‡
TMS320C25-50§
TMS320E25§
（NMOS）
（ CMOS）的
（ CMOS）的
（ CMOS）的
544
544
544
544
片上
片
ROM / EPROM PROG数据SER
—
4K
4K
4K
64K
64K
64K
64K
64K
64K
64K
64K
是的
是的
是的
是的
I / O-
定时器
PAR
16
×
16
16
×
16
16
×
16
16
×
16
DMA
是的
CON
CON
CON
是的
是的
是的
是的
周期
时间
（纳秒）
200
100
80
100
典型值
动力
（ mW）的
1250
500
500
500
包
TYPE
PGA
68
68
—
—
PLCC
—
68
68
—
CER -QUAD
—
—
—
68
† SER =序列; PAR =平行; DMA =直接存储器存取; CON =并发的DMA 。
‡军用版本;联系最近的TI现场销售办事处的可用性。
§计划的军事版本;联系最近的TI现场销售处了解详细信息。
架构
TMS320系列采用改进的哈佛结构的速度和灵活性。在严格的哈佛
建筑，规划和在两个独立的空间数据存储的谎言，允许取指令的指令完全重叠
和执行。哈佛架构的TMS320系列的修改使得程序间传输
和数据空间中，从而增加了设备的灵活性。这一修改使得存储的系数
在程序存储器中被读入到RAM中，省去了单独的系数ROM 。这也使得
基于计算的值可直接指令和子程序。
在TMS320C2X设备对于许多DSP应用吞吐量提高通过以下方式来实现
单周期乘法/累加指令与数据移动选项，最多有8个辅助寄存器
专用运算单元，和更快的I / Ø所需的数据密集型信号处理。
在TMS320C2X的建筑设计强调整体速度，通信和灵活性
处理器的配置。控制信号和指令提供浮点支持，块存储器
转移，通信速度较慢的片外设备和多实现。
32位ALU /累加器
32位算术逻辑单元（ ALU）和累加器执行各种算术和逻辑的
指令，其中大多数在单个时钟周期中执行。该ALU执行各种分支
指令取决于ALU的状态或一个字一个位。这些说明提供以下
功能：
•
•
•
科由累加器所指定的地址
正常化包含在储液器的定点数字
测试一个字的数据存储器中的指定位
一个输入到ALU总是从累加器提供，另一个输入可以从所提供的
乘法器或输入缩放器来自于RAM中具有读取的数据的乘积寄存器（ PR ）
数据总线。后的ALU进行执行的算术运算或逻辑运算，将结果存储在累加器中。
32位累加器被分成两个16位的段存储在数据存储器中。在其他转换器
将累加器的输出进行移位，而数据正被传输到数据总线以供存储。该
累加器的内容保持不变。
邮政信箱1443
•
休斯敦，得克萨斯州77001
5
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