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SCAS815I - 2005年10月 - 修订2008年11月
可编程3 -PLL时钟合成器/乘法器/除法器
1
特点
高性能3 ： 6基于PLL的时钟
合成器/乘法器/除法器
用户可编程的PLL频率
EEPROM编程，而无需
适用于高电压编程
通过SMBus数据易于在电路编程
接口
宽PLL分频比允许0 ppm的输出
时钟误差
时钟输入接受水晶，单端
LVCMOS或差分输入信号
接受晶振频率从8 MHz到
54兆赫
接受LVCMOS或差分输入
频率高达200 MHz
两个可编程控制输入[ S0 / S1 ，
A0 / A1 ]为用户定义的控制信号
六LVCMOS输出，输出频率
高达300 MHz
LVCMOS输出可以设置为
互补信号
通过自由选择的输出频率
可编程输出开关矩阵[ 6 × 6 ]
包括7位后分频器每路输出
PLL环路滤波器元件集成
低周期抖动（通常为60 PS）
特点扩频时钟（ SSC ）的
降低系统EMI
可编程输出摆率控制
（ SRC ），用于降低系统的EMI
3.3 -V设备电源
工业温度范围-40° C至85°C
为了方便开发和编程工具包
PLL设计和编程（ TI ClockPro
软件）
采用20引脚TSSOP
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端子分配
PW包
（ TOP VIEW ）
S0/A0/CLK_SEL
S1/A1
V
CC
GND
CLK_IN0
CLK_IN1
V
CC
GND
SDATA
SCLOCK
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Y5
Y4
V
CCOUT2
GND
Y3
Y2
V
CCOUT1
GND
Y1
Y0
P0087-01
描述
该CDCE706是最小的，最1
强大的PLL合成器/乘法器/除法器可用
今天。尽管它的小身体轮廓，将
CDCE706是非常灵活的。它有能力
产生一个几乎独立的输出频率
从一个给定的输入频率。
输入频率可以从导出
LVCMOS ，差动输入时钟，或单晶。
适当的输入波形可通过选择
SMBus数据接口控制器。
实现一个独立的输出频率，该
参考分频器M和反馈分频器N代表
每个PLL可以被设置为值1到511的
M-分频器和从1到4095的N分频器。该
PLL的VCO （压控振荡器）的频率
然后从可编程输出连
开关矩阵中的任何一个6输出。该
开关矩阵包括一个额外的7位
后分频器（ 1至127） ，并为每个倒相逻辑
输出。
深M / N分频比允许的产生
从任何参考输入频率的零PPM时钟
（例如27兆赫） 。
该CDCE706包括三个锁相环;这些，一
支持扩频时钟（ SSC ） 。 PLL1 ，
PLL2和PLL3均达到设计的频率
300 MHz和零ppm的应用进行了优化
具有广泛的分因素。
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