频率必须是19.200kHz ，并且此设置数据输出
速率为50Hz （参照表I和图4）。对于60Hz的否决，
系统CLK频率必须是23.040kHz ，并且这个设置
数据输出速率为60Hz （参照表I和图5）。如果两个
50Hz和60Hz抑制是必需的，则系统的CLK
必须3.840kHz ;这个设置数据输出速率为10Hz到
将拒绝50Hz和60Hz的（见表一和图6） 。
有在使用较低的数据输出一个额外的好处
率。它提供了在频率更好的抑制的信号
乐队的利益。例如，具有50Hz的数据输出率，
在75Hz的一个显著信号可以混叠到通带
在25Hz的。这是由于这样的事实，即抑制在75Hz的可
仅在阻带，频率比越高被66分贝
第一陷波频率（见图4） 。然而，在设置
数据输出速率为10Hz提供135分贝甩在75Hz的
（参见图6）。类似的好处是获得了接近的频率
的数据输出速率（参见图7，图8 ，图9和10）。为
例如，具有50Hz的数据输出率，抑制在55Hz的可
仅是105分贝（参见图7）。与10Hz的数据输出速率，
然而，拒绝在55Hz的将122分贝（参见图8） 。如果一个
较慢的数据输出率不满足系统要求
ments ，然后该模拟前端可以被设计成提供
所需的衰减，防止混淆。此外，该
数据输出速率可以增加和额外的数字
滤波可以在处理器或控制器来实现。
应用笔记SBAA103 ，
电子表格计算
在ADS1250-54的频率响应，
可向下
负载从TI的网站www.ti.com ，提供了一个简单的工具
用于计算任何信号CLK的ADS1250频率响应
频率。
数字滤波器进行说明由以下传递函数：
数字滤波器需要五个转换到完全稳定。该
调制器具有64的过采样率;因此，它
需要5 • 64 ，或320调节的结果（或时钟）充分
定居。作为调制器的时钟是从系统衍生
CLK （时钟调制器CLK =
÷
系统6） ，所述数
所需的数字滤波器，以充分时钟定居是
5 • 64 • 6 ，或1920脉冲CLKs 。这意味着任何显著步骤
变化的模拟量输入需要五个全转换到
定居。然而，如果步骤改变在模拟输入端出现
异步的
DOUT / DRDY
脉冲，六次转换
必须确保完全稳定。
控制逻辑
所述控制逻辑用于通信和控制
该ADS1251 。
上电顺序
在此之前上电，所有的数字和模拟输入引脚必须
低。在上电时，这些信号输入可以是
偏置到高于0V以外的电压;然而，它们应
不能超过+ V
DD
.
一旦ADS1251上电时，
DOUT / DRDY
行会
脉冲低电平第一转换为其中的数据是有效
从模拟输入信号。
DOUT / DRDY
该
DOUT / DRDY
两者的输出信号交替
的操作模式。第一操作模式是在数据
就绪模式（ DRDY ） ，以指示新的数据已经
加载到数据输出寄存器，并准备好被读取。
第二操作模式是数据输出（DOUT ）
模式和用于以串行数据移出的数据输出的
寄存器（ DOR ） 。图11给出了时域partition-
ING的
DRDY
和DOUT功能。
参见图12，用于基本定时
DOUT / DRDY 。
中
由T定义的时间
2
, t
3
和叔
4
中，
DOUT / DRDY
针
在功能
DRDY
模式。的状态
DOUT / DRDY
针
π
• f • 64
罪
f
MOD
H（ F）
=
π
•f
64 •罪恶
f
MOD
or
1 – z
–64
H（ Z）
=
64 • 1 – z
–1
5
5
(
)
ADS1251
SBAS184D
www.ti.com
9
TI [ TEXAS INSTRUMENTS ]
