THC63LVDF84B/THC63LVDF64B_Rev2.0
THC63LVDF84B/THC63LVDF64B
LVDS的24Bit / 18bit的色彩HOST -LCD面板接口接收器
概述
该THC63LVDF84B / THC63LVDF64B接收支持
口宽VCC范围（ 2.5 〜 3.6V ） 。在单一2.5V支持
层，该THC63LVDF84B / THC63LVDF64B减少
EMI和功耗。
该THC63LVDF84B接收器转换成四
LVDS（低压差分信号）的数据流
回的CMOS / TTL数据与下降沿28bits
时钟。
RGB中在85MHz的的发送时钟频率， 28bits
数据和液晶定时和控制数据4位
（HSYNC ， VSYNC ， CNTL1 ， CNTL2 ）是在发送
速率2.3Gbps的。
另外， THC63LVDF64B接收器转换成三
LVDS数据流回的CMOS / TTL数据21bits
与下降沿时钟。
RGB中在85MHz的的发送时钟频率， 21bits
数据和液晶定时和控制数据4位
（HSYNC ， VSYNC ， CNTL1 ， CNTL2 ）是在发送
速率1.78Gbps的。
特点
•
•
PLL无需外部元件
•
RX功耗< 80mW的@VCC 2.5V ，
•
•
薄型56引脚或48引脚TSSOP封装
•
引脚THC63LVDF84A / F64A兼容
限
THC63LVDF84B
公
司
，
框图
18
66
43
41
58
5，
QQ
65MHz的灰度
掉电模式
THC63LVDF64B
CMOS / TTL
产量
RA0-6
RA +/-
RB0-6
RC0-6
RD0-6
数据
（ LVDS ）
RB +/-
RC +/-
LVDS转TTL并行
CMOS / TTL
产量
有
RA +/-
RB +/-
RC +/-
LVDS转TTL并行
科
技
7
7
7
7
：
PLL
讯
数据
（ LVDS ）
合
市
金
RD +/-
深
时钟
（ LVDS ） RCLK +/-
20〜 85MHz的
PLL
接收器
CLOCK OUT
（20至85MHz的）
/ PDWN
圳
时钟
（ LVDS ） RCLK +/-
20〜 85MHz的
（ 140-595Mbit /在每个LVDS通道）
版权所有Copyright 2001-2003祢电子， Inc.保留所有权利
1
71
44
51
8
7
7
7
RA0-6
RB0-6
RC0-6
/ PDWN
SVGA ， XGA和SXGA （ VCC = 3.0 〜 3.6V ）
宽点时钟范围： 20-70MHz适合VGA ，
SVGA ， XGA和SXGA （ VCC = 2.5V 〜 3.6V ）
接收器
CLOCK OUT
（20至85MHz的）
祢电子公司
19
•
宽VCC范围： 2.5 〜 3.6V
•
宽点时钟范围： 20-85MHz适合VGA ，
THINE [ THINE ELECTRONICS, INC. ]
