73K324L
CCITT的V.22bis ， V.23 ， V.22 ， V.21 ，贝尔212A
单芯片调制解调器
数据表
引脚说明
动力
名字
GND
VDD
VREF
ISET
TYPE
I
I
O
I
描述
系统地。
电源输入，5V -5％ ±10％。旁路0.22 μF和22 μF电容
GND 。
内部产生的参考电压。旁路0.22 μF的电容到地。
片内电流基准。设置偏置电流的运算放大器。该芯片目前被设定
通过2 MΩ电阻此引脚连接到VDD。伊赛特应绕过到
GND与0.22 μF电容。
并行微处理器接口
ALE
AD0〜 AD7
CS
I
I / O /
三态
I
地址锁存使能。 ALE的下降沿锁存AD0 - AD2的地址
和芯片选择上
CS 。
地址/数据总线。这些双向三态多路开关连接线传送信息
向和从内部寄存器。
片选。在这个引脚上的低电平使一个读周期或写周期发生。 AD0〜
AD7将不被驱动并且没有寄存器将被写入，如果
CS
（锁存）不活动。
CS
被锁定在ALE的下降沿。
输出时钟。该引脚在处理器控制下选择要或者水晶
频率（用作处理器时钟）或16×的数据速率用作波特
时钟速度只有QAM / DPSK方式。该引脚默认为晶振频率上
复位。
中断。此开漏弱上拉，输出信号被用来通知
处理器已经发生了检测标志。处理器必须然后读取检测
寄存器以确定哪个检测触发中断。
INT
将保持活动状态，直到
处理器读取检测寄存器或不完全复位。
阅读。低要求的73K324L内部寄存器的读。数据不能被
输出，除非
RD
和锁存
CS
是活性还是低。
复位。该引脚上的高电平信号将使芯片进入非活动状态。所有
控制寄存器位（ CR0 ， CR1 ， CR2 ， CR3 ，音）将被重置。的输出
CLK引脚将被设置为晶振频率。内部上拉下拉电阻许可证
使用电容到VDD上电复位。
写。在这个低通知73K324L的数据是可用的AD0 - AD7为
写入到内部寄存器中。数据被锁存的上升沿
WR 。
没有数据
写，除非
WR
和锁存
CS
是低的。
CLK
O
INT
O
RD
RESET
I
I
WR
I
注：串行控制模式可通过将ALE高和提供
CS
低。在此配置中AD7变
DATA和AD0 ， AD1和AD2成为唯一的地址。参见第23页上的序列时序图。
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2005年， 2008 Teridian半导体公司
修订版7.1
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