73K224BL
的V.22bis ， V.22 ， V.21 ，贝尔212A ， 103
单芯片调制解调器瓦特/集成混合
数据表
引脚说明
动力
名字
GND
VDD
VREF
ISET
针
1
16
31
28
TYPE
I
I
O
I
描述
系统接地
电源输入，5V ± 10 ％ （ 73K224BL ） 。旁路0.1
22 μF的电容到GND 。
内部产生的参考电压。绕道0.1 μF
电容到地。
片内电流基准。设置偏置电流的运算放大器。该芯片
电流是通过一个连接此引脚连接到VDD设置
2 MΩ电阻。 ISET应绕过来GND用
0.1 μF电容。
并行微处理器控制接口模式
ALE
AD0-AD7
CS
13
5-12
23
I
I / O
I
地址锁存使能： ALE的下降沿锁存
解决的AD0 - AD2和芯片上的选择
CS 。
地址/数据总线：这些双向三态复
线传送信息，并从内部寄存器。
片选：低这个引脚ALE的下降沿时
允许一个读周期或写周期发生。 AD0 - AD7不会
驱动，没有寄存器将被写入，如果
CS
（锁存）不活动。
状态
CS
被锁定在ALE的下降沿。
输出时钟：此引脚是在处理器控制下可选择
为任一所述的晶体频率（用作处理器时钟）或
16倍的数据速率用作DPSK的波特率时钟
模式而已。该引脚默认为晶振频率复位。
中断：此开路漏极输出信号用于通知所述
处理器已经发生了检测标志。处理器必须
然后读取检测寄存器，以确定哪些检测触发
该中断。
INT
将保持低电平，直到处理器读取检测
注册或不完全复位。
阅读：低要求的73K224BL内部寄存器的读。
数据无法输出，除非
RD
和锁存
CS
是
活性或低。
RESET ：该引脚上的高电平信号将使芯片进入一个
无效状态。所有控制寄存器位（ CR0 ， CR1 ，音）会
复位。在CLK引脚的输出将被设置为在晶体
频率。内部下拉电阻允许上电复位
使用一个电容器连接到VDD。
CLK
2
O
INT
20
O
RD
15
I
RESET
30
I
第5页： 33
©
2005年， 2008 Teridian半导体公司
修订版7.1
TERIDIAN [ TERIDIAN SEMICONDUCTOR CORPORATION ]
