78P2352
双通道
OC - 3 / STM1 - E / E4 LIU
准同步串口的Tx模式
图3表示一种常见的疾病，其中一个
串行发送时钟不可用和/或数据
不是源同步于参考时钟
输入。在这种模式下， 78P2352将恢复
从串行的准同步数据传送时钟
并绕过内部FIFO和再定时块。
这种模式通常用于夹层卡，
模块，以及任何应用程序，其中所述参考
时钟不可能总是同步到发射
源时钟/数据。
参考
时钟
XO
参考
时钟
CKREFP / N
4位CMOS TTL电
PIX [3：0 ] D
PIxCK
CMIxP / N
CMI
XFMR
哄
成帧器/
映射
34/39 MHz的
4位CMOS TTL电
34/39 MHz的
POx的[3：0 ] D
POxCK
TDK
78P2352
RXxP / N
CMI
XFMR
哄
图4 ：从并行模式
参考
时钟
CKREFP / N
4位CMOS TTL电
CKREFP
PIX [3：0 ] D
PTOxCK
CMIxP / N
CMI
XFMR
哄
NRZ
SIxDP / N
CMIxP / N
CMI
XFMR
哄
成帧器/
映射
34/39 MHz的
4位CMOS TTL电
34/39 MHz的
成帧器/
映射
NRZ
一百五十五分之一百四十兆赫
SOxCKP / N
SOxDP / N
TDK
78P2352
RXxP / N
POx的[3：0 ] D
POxCK
TDK
78P2352
RXxP / N
CMI
XFMR
哄
CMI
XFMR
哄
图5 ：主并行模式
图3：准同步;数据只
（启用的Tx CDR ，绕过FIFO ）
同步并行模式
在并行模式中，第4位的CMOS数据段是
输入到同一个34.816MHz的芯片（E4
÷
4）或
38.88MHz （ STM1
÷
4 ）同步时钟。这些
输入重新计时的4×8时钟FIFO解耦
然后，以一个串行传输。因为
数据是通过FIFO和重新定时通过
使用合成的时钟，发送半字节时钟
与数据
两个通道
必须是源
同步的，以所提供的基准时钟。
为与传统的ASIC最大的兼容性，
78P2352可以同时在主从时钟工作
分别在图4和图5中所示的模式作为。
注意：
环路定时模式也可
允许外部远程环回（即行
回送的成帧器） 。在此模式中，FIFO是
仍处于启用状态，但传输数据将重新
定时用回收的接收时钟
并行
模式
SLAVE
奴隶+
*循环定时
主
发送FIFO说明
由于参考时钟和发送时钟/数据去
通过不同路径的延迟，这是不可避免的
这两个时钟之间的相位关系可以变化
在一个有界地由于这样的事实，该
在这两个路径的绝对延迟可以随时间变化。
发送FIFO允许长期时钟相位漂移
与Tx时钟和系统基准时钟之间的
不超过+/- 25.6ns ，在没有被处理
传输错误。如果时钟漂移超过了
指定的限制时，FIFO会覆盖或下流动，并
该FERRx寄存器信号将被置位。这
信号可以被用来触发中断。这
中断事件会被自动清零时， FIFO
重置（ FRSTx ）脉冲被施加，并且所述的FIFO是重新
居中。
注意事项：
1)
外部远程环回（即环回
内成帧器）是不可能的
同步运行（ FIFO使能）
除非该数据被重新对齐为
同步到系统参考时钟
或78P2352被配置为环回定时。
2)
大多数E4申请将不容许使用
双通道78P2352作为各信道
是异步的对方。 Teridian公司
建议使用单一信道
78P2351如果一个人无法控制E4时机
参考针对每个信道。
3)
在集成电路上电或发射电时，
将FIFO中的时钟可能不
稳定并导致FIFO上溢或
下溢。因此，在FIFO应
手动复位随时使用的FRST
发射器是通电的。
修订版2.4
硬件控制引脚
SDI_PAR
高
高
高
CKMODE
低
FL燕麦
高
SW控制位
PAR
1
1
1
PMODE
0
0
1
*要启用循环定时
SMOD [1： 0] = 11
in
软件
模式
SET
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2006年Teridian半导体公司
TERIDIAN [ TERIDIAN SEMICONDUCTOR CORPORATION ]
