SM39R04G1
内嵌
4KB
具有
ISP
功½的
FL灰
和
256B RAM
的
8
½控制器
4. CPU结构
SM39R04G1结构由以下四部分组成：
a.
控制单元
b.
算法-逻辑单元
c.
存储器控制单元
ð 。 RAM和SFR控制单元
SM39R04G1结构允许接受来自程序存储器的指令并与RAM或SFR做数据处理，以下各段详细叙述了主要功½寄存器。
助记符
加
B
PSW
SP
DPL
DPH
DPL1
DPH1
AUX
IFCON
4.1.
描述
累加器
B注册
程序状态
字
堆栈指针
数据指针低0
数据指针高
0
数据指针低0
数据指针高
0
辅助寄存器
接口控制
注册
累加器
直接
E0h
F0h
D0h
81h
82h
83h
84h
85h
91h
8Fh
BRGS
-
-
CDPR
-
-
第7位
ACC.7
B.7
CY
第6位
第5位
8051核心
ACC.6 ACC.5
B.6
B.5
AC
F0
4位
ACC.4
B.4
第3位
ACC.3
B.3
第2位
ACC.2
B.2
OV
第1位
ACC.1
B.1
PSW.1
位0
ACC.0
B.0
P
RESET
00H
00H
00H
07H
00H
00H
00H
00H
品脱[1 ：0]的
-
-
DPS
ISPE
00H
00H
RS [ 1：0]
SP [7：0 ]
DPL [7：0 ]
DPH [7 ：0]的
DPL1 [7 ：0]的
DPH1 [7 ：0]的
PTS [ 1：0]
-
-
ACC是一个累加器，大部分单操½指令的一个操½数取自累加器.
助记符： ACC
7
6
ACC.7 ACC.6
地址： E0H
0
RESET
ACC.0
00h
5
ACC05
4
ACC.4
3
ACC.3
2
ACC.2
1
ACC.1
ACC [ 7 ： 0]： A（或ACC ）寄存器是标准8052的累加器。
4.2.
B
寄存器
B寄存器被用于乘法或除法指令，也可½为一般寄存器以存储临时数据.
助记符： B
7
6
B.7
B.6
地址：单元F0h
0
RESET
B.0
00h
5
B.5
4
B.4
3
B.3
2
B.2
1
B.1
B [ 7 ： 0]： B寄存器是标准8052的寄存器，作为第二累加器。
本说明书如有修改，恕不另行通知，请接½您的销售代理商以获取最新版本信息。
ISSFD-M054
19
Ver.H
SM39R04G1
08/2013
SYNCMOS [ SYNCMOS TECHNOLOGIES,INC ]
