Si5338
3.9.2 。输出相位递增/递减
该Si5338拥有数控无毛刺阶段
递增和递减功能，允许调整
每个输出时钟的相的相位，以另一
输出时钟。每个输出时钟的相位可以是
为20 ps的在一定范围内的准确度调整
± 45纳秒。设定的相位的步长大小和控制的
递增或递减是通过完成
I
2
C接口。另外，该Si5338可订制
可选的相位增量（ PINC ）和相
减量（ PDEC ）引脚引脚控制的应用程序。
在引脚控制应用的相位增量和
递减的更新速度是一样快1.5兆赫。在我
2
C
应用中，最大更新速率由限定
在我的速度
2
C.请参阅表18的订购信息
引脚控制的设备。
相位增量和减量功能提供了
微调的建立和保持时间有效的方法
利润或调整不匹配的PCB走线的长度。
3.9.3 。初始相位偏移
每个输出时钟可以为它的初始相位设置偏移
高达± 45毫微秒。为了使初始相位偏移为
上电时正确应用，则VDDOx输出电源
电压必须跨越1.2 V的VDD之前（引脚7,24 ）
核心供电电压超过1.45 V.这适用
单独的每个驱动器输出。一个soft_reset会
也保证了程序的初始相位偏移
正确应用。在初始阶段只补偿工作
对产出有自己的R分频器设置为1 。
3.9.4 。输出R分频器
当一个信道的请求的输出频率是
低于5 MHz时，氡（N = 0,1,2,3）分频器必须是
置和使能。这是通过设置寄存器自动完成
由ClockBuilder桌面生成的地图。当
在Rn中除法器是有源的步长范围
频率递增和递减功能
由RN分频比下降。在RN分频器可以
设置为{1， 2，4， 8 ，16，32 } 。
R0的非统一设置将影响到丰科/ FDEC一步
大小在MultiSynth0输出。例如，如果
MultiSynth0输出步长为2.56兆赫和R c = 8，
在R0中的输出的步长将是2.56 MHz的
8 = 0.32 MHz的划分。当Rn的分频器被设置为
非统一， CLKN的输出与初始阶段
对于其他CLKN输出不能保证。
3.9.5 。零延迟模式
该Si5338支持一个可选的零延迟模式
操作适用于需要最小的投入，用于─应用
输出延迟。在这种模式下，该设备的输出中的一个
时钟被反馈到反馈输入引脚（ IN4或IN5 /
IN6 ）基本上实现了外部反馈路径
无效化的参考输入和之间的延迟
输出时钟。图14示出了Si5338在一个典型的
零延迟的配置。通常建议
这CLK3是LVDS和反馈输入是5针
和6.对于差分输入配置于销5
6 ，见图3第17页的零延迟模式
结合相位递增/递减特性
允许在时钟产生前所未有的灵活性
用精确的边缘对齐。
Si5338
M0
R0
Clk0
CLK
输入
P1
PLL
P2
M1
R1
Clk1
M2
R2
Clk2
M3
R3
Clk3
图14. Si5338的零延时时钟
发电机模式
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修订版0.6
SILABS [ SILICON LABORATORIES ]
