接收数据速率为337bps到344kbps的可编程。一个内部预分频器是用来给
设置了接收数据的速率时，更好的分辨率。预分频器是可选的，可以被禁用
通过
数据速率设置寄存器。
的基带滤波的类型是模拟滤波器和数字滤波器之间进行选择。模拟滤波器
是一个简单的RC低通滤波器。外部电容器可以根据实际的数据速率来选择。
该芯片集成了一个10K欧姆的电阻串联，使RC低通网络。与
模拟滤波器选择， 256kbps的最大数据传输速率可以实现。数字滤波器是用于与
29X数据速率的时钟频率。在这种模式下时钟恢复（CR）的电路被用来提供一种用于
同步时钟源使用外部处理器来恢复数据。在CR有三种模式
操作：快速，慢速和自动的，所有可配置通过
基带滤波器注册。
在CR
电路的工作原理进行采样的输入数据的前同步码。前序部分中必须包含一系列1的
和0 ，以使CR电路正确地提取出数据时序。在慢速模式下， CR电路需要
多采样（12至16位） ，因而具有锁定之前有更长的稳定时间。在快速模式下， CR
电路的锁定，以便建立时间没有限制，只要和定时准确性之前需要较少的样本（ 6-8位）
不是关键的。在自动模式下， CR电路开始，在快速模式粗略地掌握时间周期
用较少的样本，然后更改锁定先快后慢的模式。在CR和数据速率的进一步细节
时钟是在所提供的
基带滤波器注册。
CR被只用数字滤波器和数据率用
时钟。这些不使用的时候配置的模拟滤波器。
发送寄存器
发送寄存器被配置为串联连接以形成单个16比特的两个8位移位寄存器
移位寄存器。上电复位寄存器被填充值和AAh 。这可以用来产生一个
发送实际数据之前序言。当发射器是通过使
电源管理
注册，
传输立即开始，并在发送寄存器中的值开始被发送出去。如果
没有什么写入寄存器，然后它会发送出的默认值和AAh 。下一个数据字节
通过监测SDO引脚为逻辑“1”或等待通过SPI总线发送寄存器加载
中断从NIRQ引脚。经过数据已加载到发送寄存器处理器必须
等待下一个中断禁止发送器或数据留在寄存器中的其余部分将是前
丢失。插入全部为0的伪字节的被推荐用于加载数据的最后一个字节。
接收FIFO
接收FIFO被配置为一个16位寄存器。在FIFO可以被配置为产生
中断已被接收的比特的预定数目之后。此阈值的可编程范围为1〜
15位。建议的阈值设置到寄存器中的至少一半的长度（8位） ，以保证
外部主机处理器有时间来建立。
接收FIFO还可以被配置以填补仅当有效的数据已被确定。该TRC101
具有手表的输入数据为特定图案的同步码型检测器。当它看到这
图案它开始存储下面的数据。同时，如果销16被配置为有效数据
检测器输出（见
接收器控制寄存器）
该引脚会'高'信号的有效数据。这可以是
用于制备主处理器，用于检索数据。内部同步模式被设置为2DD4h
而不是配置。
在FIFO可以仅仅通过切换nFSEL销（6 ），其选择在FIFO中读出通过SDO引脚
用于读和读出的数据在下一时钟。的FINT引脚（7）将保持激活状态（逻辑'1'） ，直到最后一个位
已被读出，并且将会进入“低” 。该引脚也可以查询到观察有效数据。当
在FIFO接收到的比特数匹配的预编程限值时，该引脚变为有效（逻辑' 1 '）和
保持活动，直到最后一个比特被读出，如上述。读FIFO中的一种替代方法是通过一个
SPI总线
状态寄存器
读取。这样做的缺点是，所有的中断和状态位，必须先读
FIFO的前位出现在总线上。这可能会带来问题，用于接收大量的数据。
最好的方法是使用SDO引脚和相关的FIFO功能引脚。
自动频率调整（ AFA ）
PLL具有自动执行的载波频率的精细调节的能力。以这种方式，该
接收器可以最小化发射之间的偏移和接收频率。此功能可被使能
或通过禁用
自动频率调整注册。
的偏移量的范围可以是
程序以及计算出的偏移值，并添加到频率控制字中的
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RFM [ RF MONOLITHICS, INC ]
