HD74LVC74
双D-型触发器与预置和清除
REJ03D0347–0400Z
（上ADE - 205-066C （ Z） ）
Rev.4.00
2004年7月22日
描述
该HD74LVC74具有独立的数据，预置，清晰，时钟输入Q和
Q
采用14引脚封装的输出。逻辑
电平出现在输入的数据在时钟脉冲的正向跃迁期间被转移到输出端。预设
和清晰独立的时钟，并通过在适当的输入为低电平来实现的。低电压和高
速操作是合适的，在电池驱动的产物（笔记本型个人计算机）和低功耗
延伸的电池为长时间运转的寿命。
特点
•
•
•
•
•
•
V
CC
= 2.0 V至5.5 V
所有输入V
IH
（最大值）= 5.5 V （ @V
CC
= 0 V至5.5 V ）
典型的V
OL
接地反弹< 0.8V（ @V
CC
= 3.3 V ， TA = 25 ° C）
典型的V
OH
下冲> 2.0 V（ @V
CC
= 3.3 V ， TA = 25 ° C）
高输出电流±24 MA（ @V
CC
= 3.0 V至5.5 V ）
订购信息
套餐类型
SOP- 14引脚（ JEITA ）
TSSOP -14引脚
封装代码
FP–14DAV
TTP–14DV
包
缩写
FP
T
大坪缩写
（数量）
EL （ 2000个/卷）
ELL （ 2000个/卷）
部件名称
HD74LVC74FPEL
HD74LVC74TELL
注：请咨询售楼处为上述方案的可用性。
功能表
输入
PR
L
H
L
H
H
H
H
H
H:
L:
X:
↓
:
↑
:
Q
0
:
注意：
CLR
H
L
L
H
H
H
H
H
CK
X
X
X
↑
↑
L
H
↓
D
X
X
X
H
L
X
X
X
输出
Q
H
L
H
*1
H
L
Q
0
Q
0
Q
0
Q
L
H
H
*1
L
H
Q
0
Q
0
Q
0
高层
低层
非物质
高向低过渡
从低到高的转变
等级指示的稳定输入条件前Q成立。
1.问及
Q
仍将维持高位，只要预置和清除是低的，但Q和
Q
是不可预知的，如果和预设
清除去高同步。
Rev.4.00 2004年7月22日第1页6
RENESAS [ RENESAS TECHNOLOGY CORP ]
