时隙。在这些芯片已经感应渠道
操作中的时间序列，所以这是不可能对于一个给定
IC的通道交叉互相干扰，即使
电极是直接彼此相邻。
但是使用2个或更多的芯片可以创建一个问题，
因为如果它们不以某种方式彼此同步
相邻之间不会发生相互干扰的问题
不同芯片的通道。
3 - 电路设计原则
3.1采样电容
电荷取样帽铯实际上可以是任何的塑料薄膜或
低到中等-K的陶瓷电容器。可接受的铯
范围是1nF的至200nF取决于灵敏度
必需的;大铯值要求更高的稳定性，
确保可靠的检测。可接受的电容类型包括
塑料薄膜（尤其是PPS膜） ， NP0 / C0G陶瓷。 X7R
陶瓷也可以被使用，但这些都在不太稳定
温度。
2.4.1 M
ULTI
-C
HIP
S
YNC
一个bidrectional ，漏极开路SYNC引脚已经提供给
让2个或更多QT140的或QT150的各种组合
同步到彼此（图1-8）。所有在一个芯片
系统中，无论是1或20 ，要连接到该公用线
用一个10K的上拉电阻。
单QT140或QT150还必须使用一个上拉电阻。
SYNC通道1传感突发期间浮高。当
该IC完成通道1传感，它拉下来SYNC 。
SYNC将继续被拉低，直到最后检测
信道已经完成了，当它被松开。该IC等待
直到同步上升高的时候，才开始通道1传感
再次。
如果两个或多个芯片被扎成SYNC ，所有的芯片必须
同步发布之前它实际上浮高。因此，所有的芯片
是我们共同的SYNC连接将同步上
通道1 。
这种机制的力量都喜欢传感通道是
时间对准的所有芯片中。因此，所有通道1的获取
在同一时间，那么所有通道2的等，这意味着
设计一个印刷电路板和电极阵列时，重要的是要
不要将喜欢的频道号相邻或者他们会
交叉干扰。然而，这留下了巨大的纬度
放置在不同的芯片有不同的渠道
信道号码彼此相邻。
例如通道1芯片的'A'可以被路由和
身体放在相邻通道2芯片'B'的，或
芯片的信道4 “F”等。但是，这是不好的地方
芯片的通道3 'A'旁通道3芯片的'B' 。
3.2 OPTION STRAPPING
该选项销OC ， AKS ， OPT1和OPT2绝不应
悬空。如果它们被浮置，该装置可以得出过量
功率和选项将无法正确读取。参见第
2.2和2.3的选项。
3.3电源， PCB LAYOUT
电源电压范围为3至5.5伏。如果这
波动缓慢的温度，该装置将跟踪及
只有轻微的自动补偿这些变化
变化的敏感性。如果电源电压漂移或偏移
很快，漂移补偿机制将不能够
跟上，导致灵敏度异常或错误检测。
该装置将跟踪在Vdd的缓慢的变化，但也可以是
严重影响了快速电压的步骤。
如果电源与另一个电子系统共享，托
应注意，以确保供应是免费的数字的
尖峰，突降和浪涌可造成不良影响。
供给最佳局部使用常规的调节
78L05型稳压器，或者几乎所有的3端LDO器件
从3V到5V 。
对于正确的操作一个0.1μF或更大的旁路电容
必须Vdd和Vss之间使用;应该旁路电容
放在非常靠近器件Vss和Vdd的引脚。
在PCB应尽量包括铜下倾和
围绕集成电路，但不是广泛下在SNS线路。
2.4.2 N
OISE
S
YNC
的外部噪声源的影响可能是严重
由这些装置同步到噪声抑制
源本身。外部噪音产生的“走样”或“击败”
QT的一部分的采样率之间的频率效应
和外部噪声的频率。
在许多情况下，特别是随着重复的噪声像50 / 60Hz的
交流电场，噪声的影响就会消失，如果设备是
同步到外部场。这可以采取的形式
简单交流过零检测器喂上拉电阻
在SYNC ，而不是绑SYNC电阻连接到VDD 。多种
绑同步设备可以被同步到主
频率以这种方式。
在噪声的来源，如背光源逆变器的情况下
等，有时最好通过禁止同步
逆变器的一瞬间，而QT设备获取。
3.4振荡器
该振荡器应该是一个10MHz的谐振器陶瓷
电容接地，每边。 3针谐振器
设计的目的，内置电容器价格低廉
和普遍。制造商包括AVX ，村田制作所，
松下等。
另外一个外部时钟源可以代替的使用
谐振器。该OSC_I引脚应连接到
外部时钟和OSC_O悬空。
这些IC是附属到完全同步的设备
该OSC_I时钟频率。如果OSC_I的频率为
变了，所有的时序将直接比重也发生改变，
从电荷传输的时间来检测响应
时间和最大开启区间定时。
3.5未使用的通道
未使用的SNS引脚不能悬空。他们应该有
小的值的非关键虚设Cs的电容连接到
他们的SNS引脚，使内部电路继续
正常工作。对1nF的（ 1,000pF ） X7R标称值
陶瓷就足够了。
lQ
8
QT140 / 150 1.01 / 1102
QUANTUM [ QUANTUM RESEARCH GROUP ]
