HYE18P32161AC(-/L)70/85
32M Asynch/Page CellularRAM
Figure 1
Figure 2
Figure 3
Figure 4
Figure 5
Figure 6
Figure 7
Figure 8
Figure 9
CellularRAM - Interface Configuration Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Standard Ballout - HYE18P32161AC(-/L)70/85 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Functional Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Power Up Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Refresh Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Control Register Write Access Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
PASR Programming Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
PASR Configuration Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Asynchronous Read - Address Controlled (CS1 = OE = VIL, WE = VIH, UB and/or LB = VIL, ZZ = VIH)
20
Figure 10 Asynchronous Read (WE = VIH, ZZ = VIH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 11 Asynchronous Page Read Mode (ZZ = VIH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 12 Asynchronous Write - WE Controlled (OE = VIH or VIL, ZZ = VIH). . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 13 Asynchronous Write - CS1 Controlled (OE = VIH or VIL, ZZ = VIH) . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 14 Asynchronous Write - UB, LB Controlled (OE = VIH or VIL, ZZ = VIH). . . . . . . . . . . . . . . . . . . . . . . 24
Figure 15 Asynchronous Write to Control Register (OE = VIH or VIL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 16 Deep Power Down Entry/ Exit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 17 Output Test Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 18 P-VFBGA-48 (Plastic Very Thin Fine Pitch Ball Grid Array Package) . . . . . . . . . . . . . . . . . . . . . . 29
Figure 19 Low Frequency Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Figure 20 S/W Register Entry timing (Address input = 1FFFFFh) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Figure 21 RCR Mapping in S/W Register Entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Data Sheet
6
V2.0, 2003-12-16
QIMONDA [ QIMONDA AG ]
