Internet Data Sheet
HYB25D512[40/16/80]0B[E/F/C/T](L)
Double-Data-Rate SDRAM
TABLE 19
AC Timing - Absolute Specifications for PC3200 and PC2700
Parameter
Symbol –5
–6
Unit Note1)/Test
Condition
DDR400B
DDR333
Min.
Max.
Min.
Max.
2)3)4)5)
DQ output access time from
CK/CK
tAC
–0.5
+0.5
–0.7
+0.7
ns
2)3)4)5)
CK high-level width
Clock cycle time
tCH
tCK
0.45
0.55
8
0.45
6
0.55
12
tCK
5
ns
ns
ns
tCK
tCK
CL = 3.0 2)3)4)5)
CL = 2.5 2)3)4)5)
CL = 2.0 2)3)4)5)
6
12
6
12
7.5
12
7.5
0.45
12
2)3)4)5)
CK low-level width
tCL
0.45
0.55
0.55
2)3)4)5)6)
Auto precharge write recovery + tDAL
(tWR/tCK)+(tRP/tCK)
precharge time
2)3)4)5)
DQ and DM input hold time
tDH
0.4
—
—
0.45
1.75
—
—
ns
ns
2)3)4)5)6)
DQ and DM input pulse width
(each input)
tDIPW
1.75
2)3)4)5)
2)3)4)5)
DQS output access time from
CK/CK
tDQSCK
–0.6
0.35
—
+0.6
—
–0.6
0.35
—
+0.6
—
ns
tCK
ns
ns
tCK
DQS input low (high) pulse width tDQSL,H
(write cycle)
DQS-DQ skew (DQS and
associated DQ signals)
tDQSQ
+0.40
+0.40
1.25
+0.40
+0.45
1.25
TFBGA
2)3)4)5)
—
—
TSOPII
2)3)4)5)
2)3)4)5)
Write command to 1st DQS
latching transition
tDQSS
tDS
0.72
0.75
2)3)4)5)
2)3)4)5)
DQ and DM input setup time
0.4
0.2
—
—
0.45
0.2
—
—
ns
DQS falling edge hold time from tDSH
tCK
CK (write cycle)
2)3)4)5)
DQS falling edge to CK setup time tDSS
0.2
—
0.2
—
tCK
(write cycle)
2)3)4)5)
Clock Half Period
tHP
tHZ
min. (tCL, tCH
)
—
min. (tCL, tCH
)
—
ns
ns
2)3)4)5)7)
Data-out high-impedance time
from CK/CK
—
+0.7
–0.7
+0.7
Address and control input hold
time
tIH
0.6
0.7
2.2
—
—
—
0.75
0.8
—
—
—
ns
ns
ns
fast slew rate
3)4)5)6)8)
slow slew
rate3)4)5)6)8)
2)3)4)5)9)
Control and Addr. input pulse
width (each input)
tIPW
2.2
Rev. 1.63, 2006-09
27
03062006-PFFJ-YJY2
QIMONDA [ QIMONDA AG ]
