HYB18T1G[40/80/16]0AF(L)–[3S/3.7/5]
1-Gbit DDR2 SDRAM
Pin Configuration
Table 4
Pin Configuration of DDR2 SDRAM
Ball#/Pin#
Name
Pin
Type
Buffer
Type
Function
Data Signals ×8 organization
H1
H9
F1
F9
DQ4
DQ5
DQ6
DQ7
I/O
I/O
I/O
I/O
SSTL
SSTL
SSTL
SSTL
Data Signal 7:4
Data Signals ×16 organization
K8
K2
L7
L3
L1
L9
J1
DQ0
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
Data Signal 15:0
DQ1
Note: Bi-directional data bus. DQ[15:0] for ×16 components
DQ2
DQ3
DQ4
DQ5
DQ6
J9
DQ7
F8
F2
G7
G3
G1
G9
E1
E9
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
Data Strobe ×4/×8 organisations
F7
E8
DQS
DQS
I/O
I/O
SSTL
SSTL
Data Strobe
Data Strobe ×8 organisations
F3
E2
RDQS
RDQS
O
O
SSTL
SSTL
Read Data Strobe
Data Strobe ×16 organization
E7
D8
J7
UDQS
UDQS
LDQS
LDQS
I/O
I/O
I/O
I/O
SSTL
SSTL
SSTL
SSTL
Data Strobe Upper Byte
Data Strobe Lower Byte
H8
Data Mask ×4/×8 organizations
F3 DM
Data Mask ×16 organization
I
SSTL
Data Mask
E3
J3
UDM
LDM
I
I
SSTL
SSTL
Data Mask Upper/Lower Byte
Internet Data Sheet
8
Rev. 1.31, 2007-01
03292006-1X3H-6X8S
QIMONDA [ QIMONDA AG ]
