飞利浦半导体
PDIUSBD12
与并行总线的USB接口设备
PDIUSBD12
INT_N
A0
DATA [7 ：0]的
WR_N
RD_N
CLKOUT
CS_N
ALE
80C51
INTO/P3.2
任何I / O端口（如P3.3 ）
P [ 0.7 ：0.0 ] / AD [7 ：0]的
WR/P3.6
RD/P3.7
XTAL1
SV00870
并行接口的80C51单片机的图3例。
7. DMA传输
直接内存地址（ DMA ）使数据之间的块的英法fi cient转移
主机和本地共享存储器。使用DMA控制器，数据之间的传输
PDIUSBD12的主端点（端点2 ）和本地共享内存都可能发生
自主当地没有CPU干预。
前述任何的DMA传送，本地CPU接收从所必需的宿主
的设置信息和相应的程序，DMA控制器。通常情况下，在DMA
控制器被设置为要求的传输模式和字节计数寄存器和
地址计数器进行编程以正确的价值观。在此模式下，传输发生
只有当PDIUSBD12请求它们和终止时的字节数
寄存器为零。之后， DMA控制器已编程， DMA
对PDIUSBD12的使能位是由本地CPU设置来启动传送。
该PDIUSBD12可以被编程为单周期DMA或突发模式的DMA 。在
单周期DMA时， DMREQ销被停用对每个单个确认
通过之前被重新认定的DMACK_N 。在突发模式DMA中， DMREQ引脚
保持活性为突发之前即将停止在设备编程的数目。
这个过程一直持续到PDIUSBD12收到一个DMA终止通知
通过引脚EOT_N 。这将产生一个中断，通知本地CPU的DMA
操作完成。
对于DMA读操作， DMREQ针只会每当缓冲器是激活
满，这表明主机已成功传送的数据包到PDIUSBD12 。
随着双缓冲方案中，主机可以启动网络灌装了第二个缓冲区，而
的网络连接第一个缓冲器被读出。这种并行处理提高了有效
吞吐量。当主机没有科幻LL了完全缓冲（小于64字节或
128字节为单向ISO CON组fi guration ） ，该DMREQ引脚将被停用
在缓冲区的最后一个字节，而不考虑当前的DMA突发计数。这将是
重新确立了刷新DMA突发计数的下一个数据包。
同样，对于DMA的写操作， DMREQ引脚保持活跃的时候
缓冲区未满。当缓冲器被音响LLED起来，该分组被发送到的主机
一个IN令牌和DMREQ将被重新激活，如果传输成功。此外，该
双缓冲方案，这里将提高吞吐量。用于非同步传输
（本体和中断） ，缓冲需要完全网络连接LLED了由DMA写
9397 750 09238
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产品数据
牧师08 - 二○○一年十二月二十日
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PHILIPS [ NXP SEMICONDUCTORS ]
