PE3282A
功能说明
原理框图如图2所示为21-
位串行控制寄存器，多路输出，和PLL
部分PLL1和PLL2 。每一个PLL包括小数N分频
主计数器链，一个引用计数器，相位
检测器，以及一个内部电荷泵具有片
分数杂散补偿。每一个小数N分频主
计数器链包括内部双模
预分频器，支持专柜和分数
累加器。
串行输入的数据同步于时钟的上升沿，
MSB优先。的最后两个比特是地址比特
确定寄存器的地址。数据传输到
如表7中所示的计数器， PE3282A寄存器集。如果
这架F
o
LD引脚配置为数据输出，然后将内容
移位寄存器位的S
20
的时钟上的下降沿
时钟上的F
o
LD引脚。此功能允许PE3282A
和菊花链连接的兼容设备
配置。
该PLL1 （ RF ） VCO频率f
in
1是有关
参考频率f
r
通过下面的等式：
f
in
1 = [（ 32 ×M个
1
） + A1 + （F
1
/ 32 ） ]× （F
r
/R
1
)
（ 1 ）请注意，
1
必须是比M小
1
。此外，女
in
1必须
大于或等于1024× （六
r
/R
1
），得到
连续通道。
该PLL2 （ IF ）的VCO频率f
in
2是与基准
频率f
r
通过下面的等式：
f
in
2 = [（ 16 ×M个
2
） + A2 + （F
2
/ 32 ） ]× （F
r
/R
2
)
（ 2 ）注意，
2
必须是比M小
2
。此外，女
in
2必须是
大于或等于256× （六
r
/R
2
），得到
连续通道。
F
1
设置PLL1 fractionality 。若F
1
是偶数，
PE3282A自动降低分数。为
例如，当F
1
= 12 ，则该分数12/32是
自动降低到3/8 。以这种方式，分数
可用的2，4， 8，16和32的分母。 ˚F
2
套
以相同的方式在fractionality为PLL2 。
图3. PE3282A功能框图
PLL1的射频（RF）
A
1
5
A
1
计数器
0 ð A
1
ð 31
M
1
9
M
1
计数器
3 ð M
1
ð 511
R
1
计数器
3 ð R
1
ð 511
R
1
9
时钟
数据
LE
预分频器
控制逻辑
F
1
5
F
1
计数器
0 ð F
1
ð 31
相
探测器
C
11
C
12
f
o
LD
数据输出
多路复用器
C
21
相
探测器
C
22
收费
泵
部分的
赔偿金
CP2
C
13
C
14
C
23
C
24
f
o
LD
f
in
1
f
in
1
f
r
预分频器
32/33
部分的
赔偿金
收费
泵
CP1
串行控制接口
PLL2 （ IF）的
f
in
2
f
in
2
预分频器
16/17
R
2
9
R
2
计数器
3 ð R
2
ð 511
M
2
计数器
3 ð M
2
ð 511
M
2
9
A
2
计数器
0 ð A
2
ð 15
A
2
4
F
2
计数器
0 ð F
2
ð 31
F
2
5
预分频器
控制逻辑
6
文件70 / 0002 〜 07B
PEREGRINE [ PEREGRINE SEMICONDUCTOR CORP. ]
