FEDL2250DIGEST-01
OKI半导体
ML2252 / 54 -XXX ， ML22Q54
针
符号
TYPE
24
D6/SCK
I / O
26
D7/DI
I / O
描述
CPU接口，数据总线引脚并行输入接口。
平时输出“ L”电平，当
RD
变为“L”电平。
作为工作在串行输入接口的串行时钟输入引脚。
当SCK输入为“L ”电平上的下降沿
CS
， DI输入
被捕获在设备上SCK时钟信号的上升沿。而当
SCK的输入是在上的下降沿的“H”电平
CS
， DI输入是
捕获SCK时钟的下降沿。
CPU接口，数据总线引脚并行输入接口。
平时输出“L”电平，当
RD
为“L ”电平。
作为工作在串行输入接口的串行数据输入引脚。
当OPTANA引脚为“ H”级，这OUT （ + ） / DAO引脚输出PWM
的1位DAC （正相）。
当OPTANA引脚为“ L”电平，则OUT （ + ） / DAO引脚输出的模拟
的14位DAC的信号。
当OPTANA引脚为“ H”级，这OUT （ - ） / AOUT引脚输出PWM
的1位DAC （反相） 。
当OPTANA销处于“L ”电平，输出OUT （ - ） / AOUT引脚通常输出
的14位DAC通过电压跟随器的模拟信号。
CPU接口转换引脚。
为“H”电平的串行输入接口。和在“L”电平的并行输入接口。
CPU接口的片选引脚。
当
CS
引脚为“ H”电平，则
WR
,
DW
和
RD
信号不能
输入到设备中。
模拟输出/ PWM输出选择信号。
当OPTANA引脚为“ H”电平， 1位DAC的输出由PWM
OUT （+）/ DAO和OUT （ - ） / AOUT引脚。
当OPTANA销处于“L ”电平， 14位DAC的模拟信号是
（ - ） / AOUT通过电压引脚从OUT （ + ） / DAO引脚和OUT输出
跟随者。
CPU接口写信号。
当
CS
引脚为“ H”电平，则
WR
信号不能输入到设备中。
数据使用EXT命令的语音输出时，写信号。
当不使用EXT命令来设置引脚为“H”级。
当
CS
引脚为“ H”电平，则
DW
信号不能输入到设备中。
该引脚具有内置的上拉电阻。
CPU接口读出信号。
当
CS
引脚为“ H”电平，则
RD
信号不能输入到设备中。
该引脚具有内置的上拉电阻。
输出引脚进行测试。
保持此引脚开路。
模拟电源引脚。
插入0.1
µ
F或该引脚与AGND之间更大的旁路电容
引脚。
数字电源引脚。
插入0.1
µ
该引脚与DGND间F或更大的旁路电容
引脚。
模拟接地引脚。
数字接地引脚。
28
OUT （+）/ DAO
O
29
OUT （ - ） / AOUT
O
32
串行
CS
I
36
I
37
OPTANA
I
42
WR
I
2
DW
I
6
RD
I
7, 8
TESTO1
TESTO2
AV
DD
O
30
—
13, 40
27
17, 31, 39
DV
DD
AGND
DGND
—
—
—
9/31
OKI [ OKI ELECTRONIC COMPONETS ]
