飞利浦半导体
产品数据
CMOS 8位A / D转换器
ADC0803/0804
满量程调整
满度增益是通过将任何所需的偏置电压，以调节
V
IN
（ - ），则施加在V
IN
（+）的电压是1-
1
/
2
LSB小于
所需的模拟满量程电压范围，然后调整
第五级
REF
/ 2输入电压（或V
CC
如果不存在电源
V
REF
/ 2输入连接），用于将数字输出码，只是
从1111 1110年至1111年1111理想的V变化
IN
（+）电压为
这种全面调整，由下式给出：
V
IN
())
+
V
IN
(*)
*
1.5 x
其中：
V
最大
=模拟输入范围的高端（接地参考）
V
民
=低端模拟输入（零点偏移） （接地参考）
V
最大
*
V
民
255
驱动数据总线
此CMOS A / D转换器，如MOS微处理器和
存储器，将需要一个总线驱动器时的总电容
数据总线变大。其他电路连接到数据总线将添加到
总的电容性负载，即使是在高阻抗模式。
有在处理这个问题的替代品。电容
加载数据总线的减慢响应时间，虽然直流
规范仍然满足。对于具有相对低的CPU的系统
时钟频率，更多的时间是用在建立适当的
被驱动逻辑电平车，允许更高的容性负载上的
（见典型性能特性） 。
在更高的CPU时钟频率，时间可以延长为I / O
读取（和/或写入）通过插入等待状态（ 8880 ） ，或者使用
时钟扩展电路（ 6800 ， 8035 ） 。
最后，如果时间是关键的，电容性负载是高，外部总线
驱动程序必须使用。这些可以是3态缓冲器（低功率
肖特基建议，如N74LS240系列）或特殊
更高的电流驱动的产品设计为公交车司机。大电流
双极公交车司机与PNP输入被推荐为PNP
输入提供了低负荷的A / D输出，让更好的响应
时间。
时钟选项
该时钟信号为这些位A / D可从外部来导出
源，如一个系统时钟，或自同步可以
通过增加一个外部电阻器和电容器来实现，如
在图11中示出。
高容性或CLK ř引脚的直流负载应避免
因为这会扰乱正常的转换操作。比50pF的负载更少
是允许的。这使得驱动多达7的A / D转换器CLK IN
这个家庭从一个转换器的一个CLK ř引脚引脚。为
较大的时钟线，加载CMOS或低功率TTL缓冲器或
PNP输入逻辑应该被用来减少对CLK加载
ř引脚。
电源
在V噪声尖峰
CC
线可能会导致转换错误的
内部比较器会回应他们。低电感滤波器
电容应使用接近于转换器V
CC
引脚和值
1
µF
以上建议。一个独立的5 V稳压
转换器（和其他5 V线性电路）会大大降低
在V数字噪声
CC
供给和随之而来的问题。
重新启动时转换
正在进行的转换可以停止了，新的转换开始
通过将CS和WR输入低电平，允许中的至少一个
他们再次变高。输出数据锁存器，如果不更新
转换正在进行中未完成;从该数据
先前完成的转换将保留在输出数据
锁存，直到随后的转换完成。
配线和规划注意事项
数字绕线插座和连接不令人满意
面包板本（或） A / D转换器。在PC板插座
都可以使用。所有的逻辑信号线和引线应进行分组或
保持尽可能从模拟信号引线。单丝
模拟输入引线可能会拾取不需要的嗡嗡声和噪音，需要
使用屏蔽导线到模拟输入端在许多应用中。
单点模拟地分开的逻辑或数字
地面点应该被使用。电源旁路电容
和自计时电容器，如果使用的话，应返回到数字
地面上。任何V
REF
/ 2旁路电容器，模拟输入滤波电容，
和任何输入的屏蔽应返回到模拟地
点。正确的接地将最大限度地减少零刻度误差这是
存在于每个代码。零刻度误差通常可以追溯到
不当的电路板布局和布线。
连续转换
提供输入数据， CS和RD的连续转换
输入接地， INTR输出是联系在一起的WR输入。这
INTR / WR连接应暂时强制为逻辑低
在上电时，以确保电路的运行。参见图10一
的方式来实现此目的。
2002年10月17日
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PHILIPS [ NXP SEMICONDUCTORS ]
