LP2996
DDR
ターミ
ネーシ ン・レギュ
ョ
レータ
2003
年
11
月
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動�½�定格
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VIP
DDR
タ ミ
ー ネーシ ン・
ョ レギュ
レータ
2996
LP
Chance Dunlap
20020801
24060
DS200575
LP2996
LP2996
DDR
ター ネーシ ン・レギュ
ミ
ョ
レータ
概要
LP2996
は、JEDEC 標準の
SSTL-2
仕様に適合する
DDR-
SDRAM
タ ミ
ー ネーシ ンのリニア・
ョ
レギュ タです。
LP2996
は
レー
負荷変動に対して優れた応答を発揮する高速オペアンプを内蔵
しています。
出力段は
1.5A
の連続電流を供給で さ
き、 らに
DDR-
SDRAM
タ ミ
ー ネーシ ンに求められる最大
3A
の変動ピーク も
ョ
に
対応していますが、貫通電流は発生しません。
V
SENSE
端子を
介した電圧監視によ
り優れた出力負荷レギュ
レーシ ンを実現す
ョ
る と に、チ プセ ト
DDR DIMM
に必要な
V
REF
電圧も生
とも
ッ ッや
成して出力します。
このほか
LP2996
は、Suspend-to-RAM
(STR)
機�½をサポー
トす
る テ ブ
LOW
のシ ッ ダウ
(SD)
端子を備えています。SD
アク ィ
ャト ン
を
LOW
にする
と、V
TT
出力は
TRI-STATE
のハイ ン
・イ ピーダン
テ ブを保ち
ます。本モー
ドでは待機
ス な ますが、V
REF
はアク ィ
と り
時消費電流が小さ なるため、電力節減を図れます。
く
特長
■
■
■
■
■
■
■
■
電流�½ースおよ
び電流シンク
�½�出力電圧オフセ ト
ッ
外付け抵抗不要
リ
ニア・ ポロジー
ト
Suspend-to-RAM (STR)
機�½
少ない外付け部品
サーマル・シ ッ ダウ
ャト ン
SO-8、PSOP-8、LLP-16
パ ケージで供給
ッ
アプリケーシ ン
ョ
■
DDR-Iと DDR-II
ター ネーシ ン電圧に対応
ミ
ョ
■
SSTL-2と SSTL-3
ター ネーシ ン
ミ
ョ
■
HSTL
ター ネーシ ン
ミ
ョ
代表的なアプリケーシ ン回路
ョ
20021202
© National Semiconductor Corporation
DS200575-04-JP
1
NSC [ NATIONAL SEMICONDUCTOR ]
