MU9C8328A以太网接口
引脚说明
持续
/ WE （写使能输入， TTL ）
/ WE确定数据流的方向流入或流出的
MU9C8328As处理器接口。这也决定了
中/ W的LANCAM当处理器处于状态
访问MU9C8328As内部LANCAM寄存器。
如果/ WE为低电平时，数据被写入到所选择的寄存器
由A （ 3-0 ）总线。如果/ WE为高电平时，则数据被读出
由A （ 3-0 ）总线选择寄存器。
A（ 3-0 ） （地址总线，输入，TTL ）
在MU9C8328A A（ 3-0 ）选择内部寄存器
由主处理器存取如表1所示。
A（ 3-0 ）是由下降沿/锁存为。 A（ 3）
内部上拉下来，标称50K电阻
保持与MU9C8328兼容性。
D（ 15-0 ） （数据总线， I / O ，三态TTL ）
D（ 15-0 ）是处理器的数据总线的流入和流出的
MU9C8328A ，和被解复用的内部寄存器作为
由A （ 2-0 ）总线选择。如果选择的寄存器是
控制，状态或操作码寄存器，当/ WE为低，
D（ 15-0 ）上的SYSCLK的第二个上升沿被装入
后两者/ AS和/ CS为低电平。当/ WE为高电平时，数据
从所选择的寄存器是输出到D （ 15-0 ）总线上
SYSLCK后两者/ AS和/ CS中的第二个上升沿
低。为CAM访问，写或读操作是
建成后READY返回高电平。如果/ CS为高电平或
如果数据没有被读出MU9C8328A ，输出
缓冲区去HIGH -Z 。内部上拉下来的名义
50K电阻。
READY （就绪，输出，三态， TTL ）
当写入的控制，状态或操作码寄存器，
READY变为低电平系统时钟的第一个上升沿
后两者/ AS和/ CS为低电平，并在返回HIGH
系统时钟的下一个上升沿。对于从这些读周期
寄存器就绪可能只显示一个负向尖峰
在SYSCLK后两者/ AS和/ CS的第一个上升沿
低。这些数据将是有效的下一个上升之前
系统时钟的边缘。当写入寄存器CAM ，
READY将变低的系统时钟的第一个上升沿
后两者/ CS和/ AS低。 READY回报高
3系统时钟周期后。从CAM读取时
寄存器， READY稍后会返回高五SYSCLK周期。
DQ15
DQ14
DQ13
DQ12
DQ11
DQ10
GND
GND
VCC
VCC
DQ9
DQ8
DQ7
DQ6
DQ5
DQ4
DQ3
DQ2
80
79
78
77
76
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73
72
71
70
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66
65
64
63
62
61
60
59
55
54
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58
57
56
52
51
GND
VCC
DQ1
DQ0
81
82
83
/FF
/ MF
/ EC
/厘米
/E
/W
GND
VCC
84
85
86
87
88
89
90
91
92
93
94
/ RESET
准备
/ INT
/ WE
/ AS
/ CS
95
96
97
98
99
100
50
49
48
47
46
45
44
SERCLK
SERDAT
/拒绝
NTE ST OUT
NTEST_EN （低铁）
GND
VCC
/ NETRDY
测试1
测试2
测试3
测试4
测试5
D0
MU9C8328A-RDC
100引脚PQFP
（ TOP VIEW ）
43
42
41
40
39
38
37
36
35
34
33
32
31
24
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26
27
28
GND
VCC
D2
10
11
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13
14
15
16
17
18
2
3
4
7
8
9
19
20
21
22
23
5
6
D14
D13
D12
D11
GND
VCC
D10
D9
D8
D7
D6
D5
系统时钟
VCC
GND
A1
A3
A0
A2
D15
引脚布局图
3
0.8修订版草案
D4
D3
D1
29
30
1
MUSIC [ MUSIC SEMICONDUCTORS ]
