MU9C8148
引脚说明（续）
RXC
（接收时钟，输入，TTL ）
D15–D0
（数据，通用I / O ， TTL ）
RXC的上升沿钟表由接收的RXD数据
TMS38053 / 4的令牌环。的RXC时钟还用于
产生控制信号给LANCAM ，并控制
该MU9C8148的内部操作。
主机处理器之间的数据引脚传送数据
该MU9C8148的内部寄存器。数据引脚
登记的/ HBRDY在写入模式的下降沿，
并且对/ HBRDY在读取模式的下降沿有效，
如图所示的时序图。
/ RDY
（环接口就绪，输入，TTL ）
/ RS ， / LDS
（读选通/低数据选通，
输入，TTL ）
在/ RDY引脚被拉低的TMS38053 / 4来表示
存在接收到的数据。 / RDY必须为高电平，如果RXD数据
是无效的。
MAC接口：
XMATCH
（匹配，输出，三态TTL ）
XMATCH变为高电平，结合XFAIL会低到
表明当前正在接收的帧应该是
复制。如果XFAIL为高电平， XMATCH被拉低。
在Intel模式下，该引脚为/ RS ，并采取低到开始
读周期向主机处理器接口。在三维数据（ 15-0 ）是
有效时/ HBRDY变低。在摩托罗拉模式下，该引脚
是/ LDS用于主处理器读取和写入周期。下降
中/ LDS或/ UDS开始循环边缘;数据选通时
/ HBRDY变为低电平为写周期，并通过D有效（ 15-0 ）
当/ HBRDY拉低一个读周期。
/ WS ， / UDS
XFAIL ， / FLUSH
（ FAIL / FLUSH ，输出，
三态TTL ）
（写选通/上数据选通，
输入，TTL ）
该引脚的功能由控制寄存器定义。如果
MU9C8148连接到TMS380CX6 ，该引脚定义
作为XFAIL ，这变为高电平时XMATCH变为低电平，告诉
在TMS380CX6丢弃该帧，并刷新接收
缓冲区。
在Intel模式下，该引脚为/ WS ，并采取低到开始
写周期从主处理器接口。在三维数据（ 15-0 ）
被选通到MU9C8148时/ HBRDY变低。在
摩托罗拉模式，该管脚为/ UDS主处理器读取和
写周期。 / LDS或/ UDS的下降沿开始写
周期;当/ HBRDY变为低电平，写数据选通
周期，并且是D（ 15-0 ）时有效/ HBRDY变低了
读周期。
主处理器接口：
ALE ， SRNW
（地址锁存使能/系统读
不写，输入，TTL ）
/ HBRDY
（就绪，输出，三态TTL ）
/ HBRDY变为低电平，表示主处理器，一个
数据传输完成为一个写周期或该数据是否有效
对于一个读周期。主处理器采用后/ RS ， / WS ，或
/ LDS和/ UDS HIGH时， MU9C8148花/ HBRDY高。
/ HBRDY变为三态1 RXC期间它会经过
高，或者当/ CS变为高电平。
这个针是ALE当MU9C8148被用在英特尔模式。
ALE的下降沿锁存地址的地址
线。如果MU9C8148是在摩托罗拉模式时，该引脚
成为SRNW ，并为高的主处理器读取周期
和LOW的写周期。
/ HBEN
/ CS
（片选输入， TTL ）
/ CS变为低电平使的主机处理器接口
MU9C8148一个主处理器读取或写入。当/ CS为
HIGH ， / HBRDY进入三态与主机处理器
端口被禁用。
（数据缓冲使能，输出， TTL ）
/ HBEN变为低电平，使外部的双向缓冲，如果
需要对D15 - D0线。 / HBEN变为高电平禁用
外部缓冲器。
/ HBDIR
（数据缓冲方向，输出， TTL ）
A4–A0
（地址，输入，TTL ）
地址引脚选择内部寄存器用于主机处理器
读取和写入操作。在Intel模式中，地址引脚
由ALE的下降沿锁存。在摩托罗拉模式中，
地址引脚必须保持稳定，直到/ LD的上升沿
和/ UDS ，如图中的定时图。
/ HBDIR控制在外部数据流的方向
双向缓冲器。 / HBDIR变为低电平，使流动数据
到MU9C8148和HIGH ，使数据从未来
MU9C8148注册。
/ INT
（中断，输出，开漏）
该引脚变为低电平，通知主处理器的
MU9C8148运行指令缓冲器程序，因此，
访问LANCAM 。 / INT将维持低位，只要在
程序正在运行。
5.5修订版草案
WEB
3
MUSIC [ MUSIC SEMICONDUCTORS ]
