V54C3256(16/80/40)4V(T/S/B)
CILETIV LESOM
茂矽
制成的
同步
DRAM家庭
V 54℃ 3 25616 4 V A L T
设备
数
特别
特征
速度
6纳秒
7纳秒
8纳秒
TSOP组件
包
L =低功耗
4银行
组件版本A级= 0.17um
B=0.14um
V = LVTTL
描述
TSOP -II
PKG 。
T
引脚数
54
C = CMOS系列
3.3V , LVTTL接口
16Mx16 ( 8K刷新)
54引脚塑料TSOP -II
引脚配置
顶视图
V
CC
I / O
1
V
CCQ
I / O
2
I / O
3
V
SSQ
I / O
4
I / O
5
V
CCQ
I / O
6
I / O
7
V
SSQ
I / O
8
V
CC
LDQM
WE
CAS
RAS
CS
BA0
BA1
A
10
A
0
A
1
A
2
A
3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
356164V-01
引脚名称
CLK
CKE
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
BANK SELECT
数据输入/输出
数据屏蔽
电源( + 3.3V )
地
电源的I / O ( + 3.3V )
地面的I / O
没有连接
V
SS
I / O
16
V
SSQ
I / O
15
I / O
14
V
CCQ
I / O
13
I / O
12
V
SSQ
I / O
11
I / O
10
V
CCQ
I / O
9
V
SS
NC
UDQM
CLK
CKE
A
12
A
11
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
CS
RAS
CAS
WE
A
0
–A
12
BA0 , BA1
I / O
1
-I / O
16
LDQM , UDQM
V
CC
V
SS
V
CCQ
V
SSQ
NC
V54C3256 ( 16/80/40 ) 4V (T / S / B ) 1.6修订版2002年9月
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