V54C316162V
类似于常规的页面模式
DRAM的，突发读取或同事的任何写访问
UMN地址是可能的，一旦RAS周期
锁存读出放大器。最大吨
RAS
or
刷新间隔时间限制的随机数
列的访问。新的突发的访问可以做到
甚至在原先的脉冲串结束。中断
被支承的操作在每一个时钟周期。当
先前的突发中断时，剩余的AD-
连衣裙通过与新的地址重写
全突发长度。伴随中断
与从读取的操作变更为写为
可以通过利用DQM ，以避免总线冲突。
当两个或更多个
银行被激活
依次交错银行的读或写
操作也是可能的。与编程
突发长度，备用访问和预充电
关于两个或更多个存储区的操作可实现快速
在许多不同的串行数据访问模式
页。当两个或两个以上的银行被激活，
列与列交错操作可以做
不同的页面之间。
当RAS低， CAS和WE高
在时钟的正边缘，一个RAS周期开始。
根据地址数据，所选的字线
ED银行被激活，所有的感测放大器为─
sociated于字线设置。一个CAS周期
通过设置RAS高， CAS低在触发
经过必要的延迟，T时钟定时
RCD
从
RAS时机。 WE是用来定义任一个读
（WE = H）或写（WE = L），在这个阶段。
SDRAM提供了多种快速访问
模式。在一个单一的CAS周期，串行数据读出或
被允许在高达166兆赫的写操作
数据速率。串行数据位的数目是
突发长度在模式设置操作编程，
即， 1，2， 4，8和全页之一。列寻址
西文是由脉冲串长度和序列分割
数据访问是这个边界内完成。该
要访问的第一列地址在被供给
在CAS定时和随后的地址是
通过编程的突发自动生成
长度和它的序列。例如，在一个脉冲串
8与交错序列的长度，如果第一AD-
衣服是'2 '，则色同步信号序列的其余部分是3，
0,1， 6,7 ，4和5 。
使用全页突发操作是唯一可能
所述顺序脉冲串类型和页长度是一个功能
在I / O的组织和列化处理。
整页突发操作不自终止一次
突发长度已经达到。换句话说，
不像的2,4或8的突发长度，整页突发CON-
tinues ，直到它被使用的另一个命令终止。
突发长度和序列：
突发起始地址
长
(A2 A1 A0)
2
4
xx0
xx1
x00
x01
x10
x11
000
001
010
011
100
101
110
111
nnn
0
1
2
3
4
5
6
7
1
2
3
4
5
6
7
0
2
3
4
5
6
7
0
1
0,
1,
2,
3,
顺序突发寻址
（十进制）
0, 1
1, 0
1,
2,
3,
0,
3
4
5
6
7
0
1
2
2,
3,
0,
1,
4
5
6
7
0
1
2
3
3
0
1
2
5
6
7
0
1
2
3
4
6
7
0
1
2
3
4
5
7
0
1
2
3
4
5
6
0
1
2
3
4
5
6
7
1
0
3
2
5
4
7
6
2
3
0
1
6
7
4
5
0,
1,
2,
3,
交错突发寻址
（十进制）
0, 1
1, 0
1,
0,
3,
2,
3
2
1
0
7
6
5
4
2,
3,
0,
1,
4
5
6
7
0
1
2
3
3
2
1
0
5
4
7
6
1
0
3
2
6
7
4
5
2
3
0
1
7
6
5
4
3
2
1
0
CILETIV LESOM
8
满
页面
读写操作
刷新模式
SDRAM有两种刷新模式，自动刷新
和自刷新。自动刷新类似于CAS
-before - RAS刷新传统的DRAM 。所有
银行必须在应用任何重新前预充电
新鲜的模式。芯片上的地址计数器递增
这个词和银行地址，没有银行Infor公司
息时都需要刷新模式。
CN ，CN + 1 ，道道通+ 2 ， ......
不支持
V54C316162V 2.9修订版2001年9月
6
MOSEL [ MOSEL VITELIC, CORP ]
