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V54C3128804VAT 参数 Datasheet PDF下载

V54C3128804VAT图片预览
型号: V54C3128804VAT
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内容描述: 高性能133分之143 / 125MHz的3.3伏16M ×8的同步DRAM 4组X的4Mbit ×8 [HIGH PERFORMANCE 143/133/125MHz 3.3 VOLT 16M X 8 SYNCHRONOUS DRAM 4 BANKS X 4Mbit X 8]
分类和应用: 动态存储器
文件页数/大小: 43 页 / 362 K
品牌: MOSEL [ MOSEL VITELIC, CORP ]
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茂矽
地址输入的模式设置(模式寄存器操作)
V54C3128804VAT
BA1 BA0 A11 A10 A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
地址总线( AX)
模式寄存器
操作模式
CAS延迟
BT
突发长度
操作模式
BA1 BA0 A11 A10 A9 A8 A7
0
0
0
0
0
0
0
0
0
1
0
0
0
0
模式
突发读/突发
突发读/单
突发类型
A3
0
1
TYPE
顺序
交错
CAS延迟
A6
0
0
0
0
1
1
1
1
A5
0
0
1
1
0
0
1
1
A4
0
1
0
1
0
1
0
1
潜伏期
储备
储备
2
3
储备
储备
储备
储备
突发长度
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
A0
0
1
0
1
0
1
0
1
顺序
1
2
4
8
储备
储备
储备
储备
交错
1
2
4
8
储备
储备
储备
储备
类似于常规的页面模式
DRAM的,突发读取或同事的任何写访问
UMN地址是可能的,一旦RAS周期
锁存读出放大器。最大吨
RAS
or
刷新间隔时间限制的随机数
列的访问。新的突发的访问可以做到
甚至在原先的脉冲串结束。中断
被支承的操作在每一个时钟周期。当
先前的突发中断时,剩余的AD-
连衣裙通过与新的地址重写
全突发长度。伴随中断
与从读取的操作变更为写为
可以通过利用DQM ,以避免总线冲突。
当两个或更多个
银行被激活
依次交错银行的读或写
操作也是可能的。与编程
突发长度,备用访问和预充电
关于两个或更多个存储区的操作可实现快速
在许多不同的串行数据访问模式
页。当两个或两个以上的银行被激活,
列与列交错操作可以做
不同的页面之间。
V54C3128804VAT 1.4修订版2000年11月
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