V54C3128(16/80/40)4V(T/S)
CILETIV LESOM
信号引脚说明
针
CLK
TYPE
输入
信号
脉冲
极性
积极
EDGE
功能
系统时钟输入。所有的SDRAM的输入的采样上的上升沿
时钟。
CKE
输入
水平
高电平有效激活CLK信号为高电平时，并停用CLK信号为低电平时，使
启动或者掉电模式或自刷新模式。
低电平有效CS使指令译码器时低，禁用命令解码器时，
高。当指令译码器被禁用，新的命令将被忽略，但以前
行动仍在继续。
活性低时采样时钟， CAS ， RAS的正上升沿和WE定义
命令由SDRAM中执行。
—
在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -一个定义的列地址（ CA0 -CAN）
当在时钟的上升沿采样edge.CAn取决于从SDRAM组织：
• 32M ×4 SDRAM CA0 - CA9 ， CA11 。
• 16M ×8 SDRAM CA0 - CA9 。
• 8M ×16 SDRAM CA0 - CA8 。
除了列地址，A10 （= AP）用于调用autoprecharge操作
在脉冲串的末端的读或写周期。如果A10的高， autoprecharge被选择并
BA0 ， BA1定义了预充电银行。如果A10为低， autoprecharge被禁用。
在一个预充电命令周期，A10 （= AP）功能结合使用BA0和BA1
到哪家银行（ S）控制预充电。如果A10很高，所有四家银行将BA0和BA1是
用哪家银行定义为预充电。
CS
输入
脉冲
RAS ， CAS
WE
A0 - A11
输入
脉冲
输入
水平
BA0,
BA1
DQX
输入
水平
—
选择哪家银行是活跃。
输入
产量
输入
水平
—
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
LDQM
UDQM
脉冲
高电平有效的数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态时SAM-
为高电平。在读模式， DQM有两个时钟周期的延迟和控制输出
缓冲器等的输出使能。在写模式， DQM具有零延迟，并作为
要写入的允许输入数据的单词的掩模，如果它是低，但块的写操作
如果DQM高。
电源和地的输入缓冲器和核心逻辑。
VCC ， VSS供应
VCCQ
VSSQ
供应
—
—
对于输出缓冲隔离电源和接地，以提供改进的噪音
免疫力。
2002年V54C3128 （ 16/80/40 ） 4V （T / S）版本1.2月
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MOSEL [ MOSEL VITELIC, CORP ]
